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井上 弘士(いのうえこうじ) データ更新日:2019.04.08

教授 /  システム情報科学研究院 情報知能工学部門 先端情報・通信機構


主な研究テーマ
次世代コンピュータシステム・アーキテクチャに関する研究
キーワード:プロセッサ/メモリアーキテクチャ、 高性能/消費電力/安全・高信頼コンピューティング、新デバイス・コンピューティング
2004.09.
従事しているプロジェクト研究
シリコン限界を凌駕する100ギガヘルツ級超伝導プロ セッサ・アーキテクチャの研究
2016.04~2019.03, 代表者:井上弘士, 九州大学, 日本学術振興会
本研究は、ポストシリコン時代を支えるコンピューティング要素技術として、消費電力5ワット程度かつ動作周波数100ギガヘル ツ級の超高性能低消費電力な超伝導プロセッサ・アーキテクチャを世界に先駆けて開発する。 また、主要構成部品のチップ試 作ならびにシステムレベル・シミュレーションにより、その有効性ならびに実現可能性を明かにする。計算機工学ならびに超伝 導工学のを跨いだ分野横断型研究であり、超伝導素子の利用を前提としたアーキテクチャと回路のコデザインを実施する。これ により、シリコンに変わる新デバイスを利用したプロセッサ構成法を示すとともに、その実現に必要となる超伝導回路設計技術 を確立する。.
集積ナノフォトニクスによる超低レイテンシ光演算技術の研究
2015.12~2021.03, 代表者:納富 雅也, NTT, JST
本研究では、この問題を根本的に解決するために、ナノフォトニクスの精密制御技術を駆使した 新しい光コンピューティング技術を提案し、情報処理分野に破壊的イノベーションを引き起こすこと を目指す。光コンピュータは 80-90 年代に活発に研究されたが、その後 CMOS に対する優位性を見い だせずに衰退した技術と位置付けられている。本研究では、当時の光コンピュータ研究に関する分析 を踏まえて、今後 10-20 年先のレイテンシボトルネックを解消するという目的の元に、新 しい演算技術を提案する。.
ポストペタスケールシステムのための電力マネージメントフレームワークの開発
2012.10~2018.03, 代表者:近藤正章, 電気通信大学, JST
ポストペタスケール高性能計算システムでは、供給電力、あるいは熱設計電力制約の中でハードウェア資源を投入し、運用時のピーク消費電力が制約を超えないことを保証する従来の設計思想では、アプリケーションを今後の大規模システムに対してスケールさせることは難しい。そこで、本研究課題では、ピーク消費電力が制約を超過することを積極的に許し、ハードウェアの電力性能ノブを最適化することで実効電力を制約以下に制御するシステム形態がポストペタスケール高性能計算システムのあるべき姿との認識に立ち、これを前提とするアーキテクチャのコンセプトとする。このような電力制約適応型システムでは、従来のように利用可能な全ハードウェア資源を使い切るという発想ではなく、限られた電力資源を各アプリケーションに、またその中でも計算・記憶・通信という各要素に適応的に配分し、性能やシステムの電力効率を最適化することが重要となる。この適応的な電力制御を行うことができれば、単一システムのもと、電力性能ノブの調整次第で様々なハードウェア資源への要求に対応でき、多くのアプリケーションに適用可能なシステムが構築可能となる。電力制約適応型システム上で高性能かつ高電力効率を達成するためには、アプリケーションの特徴や運用状況等に合わせた電力制御・電力管理がシステムソフトウェアの最も重要な役割の一つとなるが、現状では十分なソフトウェア資産が構築されていないばかりか、システムアーキテクチャや各ソフトウェア階層に求められる要件も明白ではない。そこで、本研究では電力制約適応型システムにおいて、ハードウェアに搭載された電力性能ノブ制御をアプリケーションの特性および運用状況に合わせて最適化し、アプリケーションの性能とシステム全体の電力効率を向上させることを目指す。そのための要素技術として1)アプリケーションの特徴と運用状況に合わせた電力性能ノブ最適化技術、2)大規模アプリケーション向け電力性能挙動予測技術、3)システムソフトウェアから効果的に電力性能ノブを制御可能なシステムアーキテクチャ、の3項目を研究開発する。1)ではライブラリやミドルウェアを含むシステムソフトウェアと性能最適化ツールを、2)では電力予測ツール群を、3)ではソフトウェアからハードウェア依存の最適化を解放するための電力性能ノブ抽象化手法を開発し、最終的にポストペタスケール時代の電力マネージメントフレームワークとして、電力資源を有効利用できる計算環境を創出することが本研究の目的である。.
SMYLEプロジェクト
2010.12~2012.03, 代表者:井上弘士, 九州大学, 独立行政法人 新エネルギー・産業技術総合開発機構(日本)
低消費電力メニーコアの実現においては、大多数の小規模コアの徹底した使用率の向上と、その動作時に消費する電力の大幅な削減が最も重要となる。そして、「コア数にスケール可能な高性能化(コア数を増やせばより性能が高くなる)」と「コア数にスケール可能な低消費電力化(コア数を増やせばより消費電力を削減できる)」といったメニーコアならではの技術開発の実施が急務の課題である。そこで本事業では、組込みシステムにおける低消費電力メニーコアのあるべき姿として「仮想アクセラレータとその実行プラットフォームとしてのメニーコア」を提案し、それを可能にするアーキテクチャの開発、各種APIの策定、ならびに、コンパイラを含めたアプリケーション開発環境の開発を行う。また、シミュレーションならびにプロトタイプにより有効性を明らかにすると共に、提案メニーコアの適応分野に関する調査を実施し実用化に向けた方向性を示す。提案方式では、ハードウェアに柔軟性を持たせ、コンパイラによるアーキテクチャの決定を可能にする。これにより自動並列化戦略の選択肢を拡大することで、多種多様な応用が想定される組込みシステムにおいてもコア数にスケール可能な高い性能を実現できる。また、0.5〜0.6V程度の極低電圧動作において生じる諸問題をメニーコアの豊富なハードウェア資源の徹底利用により解決する。これにより、コア数にスケール可能な低消費電力化が可能となる。
本事業の実施に関しては、従来の固定観念に捕らわれない斬新的かつ実効的な体制で実施する。具体的には、九州大学(全体統括、アーキテクチャ)、立命館大学(コンパイラ)、電気通信大学(低消費電力手法)の若手研究者と、現在急成長中のベンチャー企業であるフィックスターズ(プログラミングとコンパイラ)ならびにトプスシステムズ(プロセッサ開発とその応用展開)の5組織による強固な連携体制を採る。また、本事業実施場所としては、九州大学大学院システム情報科学研究院 井上研究室、立命館大学理工学部電子情報デザイン学科 冨山研究室、電気通信大学大学院情報システム学研究科 近藤研究室、株式会社フィックスターズ 本社(大崎)、ならびに、株式会社トプスシステムズ本社(つくば)とする。
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オンチップ・スーパーコンピューティングを可能にするメニーコア・プロセッサの研究
2009.04~2013.03, 代表者:井上弘士, 九州大学, 日本学術振興会(日本)
本研究では、次世代情報化社会を支える基盤要素技術の1つとして、オンチップ・スーパーコンピューティングを可能にする「新時代3次元メニーコア・プロセッサ」を開発する。また、プロトタイピングならびにシミュレーションを実施し、提案プロセッサの有効性と実現可能性を実証する。具体的には、1個のLSIチップに3次元実装された数百個のプロセッサ・コア(以降コアと略す)を適応的に協調動作させ、図1に示すように中規模スーパーコンピュータと同等の性能を達成しつつ、環境問題対策としての消費電力削減、ならびに、安定・安全運用のための信頼性/安全性の向上をも可能にする。これにより、図2のような近未来情報社会を支える高性能基幹サーバでの実用化を目指す。.
マルチコア・プロセッサの実効性能最大化を目的としたコア・オーケストレーション技術の開発
2009.04~2012.03, 代表者:井上弘士, 九州大学, 半導体理工学研究センター:STARC(日本)
本研究の目的は、マルチコア・プロセッサが本来有する潜在能力を最大限に引出すべく、複数コアが適応的に協調実行する(つまり、必要に応じて助け合い実行する)コア・オーケストレーション技術を確立することにある。これにより、ハードウェア・コストや消費電力を殆ど増加することなく、従来の並列実行方式と比較して60%以上の性能向上を目指す(これまでの予備実験結果に基づきこの目標値を設定)。また、本研究ではテストチップ試作ならびにプロトタイピングにより、提案方式の実現可能性を実証する。.
エネルギー効率の最大化を目的とした適応型3次元マイクロプロセッサ・アーキテクチャの研究
2009.01~2012.12, 代表者:井上弘士, 九州大学, 独立行政法人 新エネルギー・産業技術総合開発機構:NEDO若手グラント(日本)
本研究では、「半導体デバイスの3次元実装技術」と「アーキテクチャ技術」を融合し、エネルギー効率を最大化する新しいマイクロプロセッサを開発する。具体的には、「複数プロセッサ・コア+動的再構成可能アクセラレータ+大容量メモリ」を3次元に積層した適応型次世代マイクロプロセッサ・アーキテクチャを提案する。また、その潜在能力を最大限引き出すための協調実行方式ならびにコンパイル技術を確立し、提案方式の有効性を示すと共に、実用化を見据えたプロトタイピングにより実現可能性を実証する。.
単一磁束量子回路による再構成可能な低電力高性能プロセッサ
2006.09, 代表者:高木直史, 名古屋大学
10テラフロップス程度の計算能力をもつ、デスクサイドに設置可能なコンピュータを、超伝導単一磁束量子(SFQ)回路による再構成可能な大規模データパス(RDP)を有するプロセッサによって実現することを目指し、アーキテクチャ、演算回路からデバイスに至る研究を行う。現在のCMOS半導体集積回路技術を用い、並列プロセッサ方式で実現する場合に比べ、消費電力がプロセッサ部で10,000分の1以下、コンピュータ全体で約400分の1、空調機や冷凍機も含めて約100分の1に抑制されると予想される。本研究では、コンピュータアーキテクチャ、算術演算回路、SFQ回路のそれぞれの分野で研究業績を有する研究者が協力して研究を進め、RDPアーキテクチャ技術の確立、SFQ回路による再構成可能な回路の構成法の開発、SFQ−RDPに適した浮動小数点演算ユニットの構成法の開発などを行い、それにより大規模SFQ-RDPを有する10テラフロップスコンピュータの基盤技術を確立する。.
ペタスケール・システムインターコネクト技術の開発
2005.04~2008.03, 代表者:村上和彰, 九州大学, 文部科学省
PSIプロジェクトとは、ペタフロップス超級スーパーコンピュータシステムの構成において数千〜数十万規模の高速計算ノードを相互結合するシステムインターコネクト技術を対象に、現状のシステムよりもコスト対性能比で1桁上を目指して高性能化、高機能化、低コスト化を同時に達成するための3つの要素技術、すなわち、①光パケットスイッチと超小型光リンク技術、②動的通信最適化によるMPI高速化、③システムインターコネクトの総合性能評価技術を開発するプロジェクトです。.
高信頼化と低消費電力化の両立を目的とした環境適応型プロセッサに関する研究
2005.04~2007.03, 代表者:井上弘士, 九州大学, 日本学術振興会(日本)
本研究では、次世代の情報化社会を支える基盤技術として、「耐故障性の向上と低消費エネルギー化の両立を目的した環境適応型プロセッサ・システム」を開発する。本研究では、個人携帯型電子機器システムの使用を前提とし、耐故障性の向上だけでなく、安全性までも考慮に入れたディペンダブル・プロセッサを開発します。また、信頼性と消費エネルギーのトレードオフに関する解析も行います。
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予測技術に基づく高性能/低消費電力メモリシステムの開発
2002.04~2005.03, 代表者:井上弘士, 九州大学, 日本学術振興会(日本)
予測技術を活用した高性能かつ低消費電力なメモリシステムを開発しています。プログラム実行、メモリアクセス・パタンを観測し、動的最適化処理を施します。これにより、高性能かつ低消費電力といった相反する要求を同時に満足します。.
安全で低消費エネルギーなプロセッサに関する研究
2003.09~2007.03, 代表者:井上弘士, 九州大学, 科学技術振興機構
安全で安定した情報化社会システムを実現するためには、コンピュータ・システムの安全性向上と更なる低消費エネルギー化が極めて重要となります。そこで本研究では、特にコンピュータ・ウィルス問題に着目し、その解決策として「プログラム実行の振舞いを鍵情報とする動的プログラム認証技術」を提案します。また、そのようなプロセッサ・システムを構築し、安全性と消費エネルギーの間に存在するトレード・オフ関係を解析します。.
SMYLEメニーコア
2010.12~2012.03, 代表者:井上弘士, 九州大学, 独立行政法人 新エネルギー・産業技術総合開発機構(日本)
低消費電力メニーコアの実現においては、大多数の小規模コアの徹底した使用率の向上と、その動作時に消費する電力の大幅な削減が最も重要となる。そして、「コア数にスケール可能な高性能化(コア数を増やせばより性能が高くなる)」と「コア数にスケール可能な低消費電力化(コア数を増やせばより消費電力を削減できる)」といったメニーコアならではの技術開発の実施が急務の課題である。そこで本事業では、組込みシステムにおける低消費電力メニーコアのあるべき姿として「仮想アクセラレータとその実行プラットフォームとしてのメニーコア」を提案し、それを可能にするアーキテクチャの開発、各種APIの策定、ならびに、コンパイラを含めたアプリケーション開発環境の開発を行う。また、シミュレーションならびにプロトタイプにより有効性を明らかにすると共に、提案メニーコアの適応分野に関する調査を実施し実用化に向けた方向性を示す。提案方式では、ハードウェアに柔軟性を持たせ、コンパイラによるアーキテクチャの決定を可能にする。これにより自動並列化戦略の選択肢を拡大することで、多種多様な応用が想定される組込みシステムにおいてもコア数にスケール可能な高い性能を実現できる。また、0.5〜0.6V程度の極低電圧動作において生じる諸問題をメニーコアの豊富なハードウェア資源の徹底利用により解決する。これにより、コア数にスケール可能な低消費電力化が可能となる。
本事業の実施に関しては、従来の固定観念に捕らわれない斬新的かつ実効的な体制で実施する。具体的には、九州大学(全体統括、アーキテクチャ)、立命館大学(コンパイラ)、電気通信大学(低消費電力手法)の若手研究者と、現在急成長中のベンチャー企業であるフィックスターズ(プログラミングとコンパイラ)ならびにトプスシステムズ(プロセッサ開発とその応用展開)の5組織による強固な連携体制を採る。また、本事業実施場所としては、九州大学大学院システム情報科学研究院 井上研究室、立命館大学理工学部電子情報デザイン学科 冨山研究室、電気通信大学大学院情報システム学研究科 近藤研究室、株式会社フィックスターズ 本社(大崎)、ならびに、株式会社トプスシステムズ本社(つくば)とする。
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研究業績
主要著書
1. V. Moshnyaga and K. Inoue, Low-Power Electronics Design (Low-Power Cache Design: Chap. 25), CRC PRESS, 2004.01.
主要原著論文
主要学会発表等
1. 稲富 雄一, Tapasya Patki, Inoue Koji, Mutsumi Aoyagi, Barry Rountree, Martin Schulz, David Lowenthal, Yasutaka Wada, Keiichiro Fukazawa, Masatsugu Ueda, Masaaki Kondo, Ikuo Miyoshi, Analyzing and Mitigating the Impact of Manufacturing Variability in Power-Constrained Supercomputing, The International Conference for High Performance Computing, Networking, Storage and Analysis , 2015.11.
2. H. Noori, F. Mehdipour, K. Murakami, K. Inoue, and M. Goudarzi, H. Noori, F. Mehdipour, K. Murakami, K. Inoue, and M. Goudarzi, "Generating and Executing Multi-Exit Custom Instructions for an Adaptive Extensible Processor, The European Event for Electronic System Design & Test (DATE'07), 2007.04.
3. R. Susukita, H. Ando, M. Aoyagi, H. Honda, Y. Inadomi, K. Inoue, S. Ishizuki, Y. Kimura, H. Komatsu, M. Kurokawa, K. Murakami, H. Shibamura, S. Yamamura, Y. Yu, Performance Prediction of Large-scale Parallel System and Application using Macro-level Simulation, the International Conference for High Performance Computing, Networking, Storage and Analysis (SC08), 2008.11.
特許出願・取得
特許出願件数  1件
特許登録件数  0件
学会活動
所属学会名
ACM
IEEE
電子情報通信学会
情報処理学会
学協会役員等への就任
2018.03~2022.03, 情報処理学会システムアーキテクチャ研究会, 主査.
2015.01~2016.12, IEEE Fukuoka Section, Secretary.
2012.04~2013.03, 情報処理学会九州支部, 幹事.
学会大会・会議・シンポジウム等における役割
2018.10.20~2018.10.24, International Symposium on Microarchitecture, General Chair.
2018.02.24~2018.02.28, International Symposium on High-Performance Computer Architecture, Technical Program Committee.
2018.06.02~2018.06.06, International Symposium on Computer Architecture, Technical Program Committee.
2004.09.01~2004.09.03, 第57回 電気関係学会九州支部連合大会, 座長(Chairmanship).
2016.10.17~2016.10.19, International Symposium on Microarchitecture, Technical Program Committee.
2017.06.26~2017.06.28, International Symposium on Computer Architecture, Technical Program Committee.
2012.09.10~2012.09.13, The 41st International Conference on Parallel Processing, Technical Program Committee.
2012.07.30~2012.08.01, International Symposium on Low Power Electronics and Design 2012, Technical Program Committee.
2013.01.22~2013.01.25, 18th Asia and South Pacific Design Automation Conference, Designers' Forum Chair.
2011.10.03~2011.10.05, The 19th Annual IFIP/IEEE Conference on Very Large Scale Integration 2011 , Technical Program Committee.
2011.07.04~2011.07.06, The IEEE International Symposium on VLSI 2011, Technical Program Committee.
2011.07.28~2011.07.30, The 6th IEEE International Conference on Networking, Architecture, and Storage, Technical Program Committee.
2011.12.12~2011.12.18, International Conference for High Performance Computing, Networking, Storage and Analysis, Technical Program Committee.
2011.08.01~2011.08.03, International Symposium on Low Power Electronics and Design 2011, Technical Program Committee.
2011.08.01~2011.08.03, International Symposium on Low Power Electronics and Design 2011, General Vice-Chair.
2011.07.04~2011.07.08, 11th International Forum on Embedded MPSoC and Multicore 2011, General Chair.
2004.04~2004.04, 第17回 回路とシステム軽井沢ワークショップ, 実行委員.
2009.04~2009.04, The IEEE Symposium on Low-Power and High-Speed Chips 2009, Special Session Chair.
2009.03~2009.03, The Workshop on Synthesis And System Integration of Mixed Information technologies 2009, Design Experiences Subcommittee Chair.
2009.01~2009.01, 13th Asia and South Pacific Design Automation Conference 2009, エンターテイメント・チェア.
2008.01~2008.01, 12th Asia and South Pacific Design Automation Conference 2008, TPCメンバー.
2008.04~2008.04, The IEEE Symposium on Low-Power and High-Speed Chips 20098, Special Session Chair.
2008.09~2008.09, International Conference on Field Programmable Logic and Applications, TPCメンバー.
2008.12~2008.12, International Conference on Field-Programmable Technology 2008, TPCメンバー.
2008.08~2008.08, International Symposium on Low Power Electronics and Design 2008, TPCメンバー.
2009.08~2009.08, International Symposium on Low Power Electronics and Design 2009, TPC Track Chair.
2008.10~2008.10, MEDEA Workshop MEmory performance:DEaling with Applications, systems and architecture , TPCメンバー.
2009.05~2009.05, IEEE Computer Society Annual Symposium on VLSI, TPCメンバー.
2009.09~2009.09, International Symposium on Embedded Multicore Systems-on-Chip, TPCメンバー.
2009.08.01~2009.08.01, International Symposium on Low Power Electronics and Design, TPCメンバー(トラックチェア).
2010.08.01~2010.08.01, International Symposium on Low Power Electronics and Design, TPC Track Chair.
2010.06.01~2010.07.01, International Forum on Embedded MPSoC and Multicore , TPC Chair.
2010.07.01~2010.07.01, IEEE Computer Society Annual Symposium on VLSI, TPCメンバー.
2010.04.01~2010.04.01, The IEEE Symposium on Low-Power and High-Speed Chips, Special Session Chair.
学会誌・雑誌・著書の編集への参加状況
2004.01~2004.01, 英文論文誌A 2005年4月特集号 「Special Section on Selected Papers from the 17th Workshop on Circuits and Systems in Karuizawa」, 国際, 編集委員.
学術論文等の審査
年度 外国語雑誌査読論文数 日本語雑誌査読論文数 国際会議録査読論文数 国内会議録査読論文数 合計
2009年度 17 
2004年度    
受賞
Design Contest Award Honorable Mention, IEEE The 23rd International Symposium on Low Power Electronics and Design (ISLPED), 2017.08.
2011年ハイパフォーマンスコンピューティングと計算科学シンポジウム 最優秀論文賞, 2011.01.
平成20年度科学技術分野の文部科学大臣表彰 若手科学者賞, 文部科学省, 2008.04.
第15回 回路とシステム(軽井沢)ワークショップ 奨励賞, 2003.01.
第4回 LSI IPデザイン・アワード チャレンジ賞, 2002.01.
情報処理学会創立40周年記念論文賞, 2001.01.
研究資金
科学研究費補助金の採択状況(文部科学省、日本学術振興会)
2017年度~2018年度, 挑戦的研究(萌芽), 代表, 物理事象空間に基づくサイバーセキュリティ技術.
2016年度~2018年度, 基盤研究(B), 代表, シリコン限界を凌駕する100ギガヘルツ級超伝導プロ セッサ・アーキテクチャの研究.
2014年度~2015年度, 萌芽研究, 代表, 宇宙空間コンピューティングの実現に向けた超伝導プロセッサアーキテクチャの研究.
2009年度~2012年度, 若手研究(A), 代表, オンチップ・スーパーコンピューティングを可能にするメニーコア・プロセッサの研究.
2005年度~2007年度, 若手研究(A), 代表, 高信頼化と低消費電力化の両立を目的とした環境適応型プロセッサに関する研究.
2002年度~2004年度, 若手研究(A), 代表, 予測技術を用いた高性能/低消費電力メモリ・システムの開発.
競争的資金(受託研究を含む)の採択状況
2015年度~2020年度, JST CREST, 分担, 集積ナノフォトニクスによる超低レイテンシ光演算技術の研究.
2012年度~2017年度, JST CREST, 分担, ポストペタスケールシステムのための電力マネージメントフレームワークの開発.
2010年度~2012年度, 新エネルギー・産業技術総合開発機構(NEDO), 代表, 「極低電力回路・システム技術開発(グリーンITプロジェクト)」研究開発項目⑦「低消費電力メニーコア用アーキテクチャとコンパイラ技術」.
2008年度~2012年度, 独立行政法人 新エネルギー・産業技術総合開発機構(NEDO若手グラント), 代表, エネルギー効率の最大化を目的とした適応型3次元マイクロプロセッサ・アーキテクチャの研究.
2003年度~2006年度, 科学技術振興機構 個人型研究さきがけ, 代表, 安全で低消費エネルギーなプロセッサに関する研究.
共同研究、受託研究(競争的資金を除く)の受入状況
2004.09~2005.03, 代表, 安全で低消費エネルギーなプロセッサに関する研究.

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