情報処理学会創立40周年記念論文賞

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/2807591.2807638

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/SC.2008.5220091

Publisher：Journal of Real-Time Image Processing  

The growing demand for high-quality video requires complex coding techniques that cost resource consumption and increase encoding time which represents a challenge for real-time processing on Embedded Systems. Kvazaar and x265 encoders are two efficient implementations of the High-Efficient Video Coding (HEVC) standard. In this paper, the performance of All Intra Kvazaar and x265 encoders on the Nvidia Jetson platform was evaluated using two coding configurations; highspeed preset and high-quality preset. In our work, we used two scenarios, first, the two encoders were run on the CPU, and based on the average encoding time Kvazaar proved to be 65.44% and 69.4% faster than x265 with 1.88% and 0.6% BD-rate improvement over x265 at high-speed and high-quality preset, respectively. In the second scenario, the two encoders were run on the GPU of the Nvidia Jetson, and the results show the average encoding time under each preset is reduced by half of the CPU-based scenario. In addition, Kvazaar is 54.5% and 56.70% faster with 1.93% and 0.45% BD-rate improvement over x265 at high-speed and high-quality preset, respectively. Regarding the scalability, the two encoders on the CPU are linearly scaled up to four threads and speed remains constant afterward. On the GPU, the two encoders are scaled linearly with the number of threads. The obtained results confirmed that, Kvazaar is more efficient and that it can be used on Embedded Systems for real-time video applications due to its high speed and performance over the x265 HEVC encoder.

DOI： 10.1007/s11554-024-01429-5

Scopus

Publisher：Journal of Real-Time Image Processing  

In the context of emergency response applications, real-time situational awareness is vital. Unmanned aerial vehicles (UAVs) with imagers have emerged as crucial tools for providing timely information in such scenarios. Convolutional neural networks (CNN) are effective in image processing. However, the deployment of CNN models in UAVs faces significant challenges. The CNN models involve large number of parameters and energy-costly floating-point computations beyond the memory and power available on-board the UAVs. To address these challenges, we propose a co-design optimization approach for deploying the EmergencyNet CNN model on resource-constrained UAVs. Our strategy includes channel-wise pruning to reduce the size and optimize the network architecture. Additionally, we apply additive powers-of-two (APoT) quantization to further compress the model and enhance computational efficiency. Using channel-wise network pruning we derive TinyEmergencyNet that is only 155KB in memory size and 50% smaller than EmergencyNet. This proposed approach is evaluated on Aerial Image Disaster Event Recognition (AIDER) dataset. We have achieved an F1-score of 93.6% with 4-bit APoT quantization that closely approaches the full precision (32-bit) accuracy of 94%. Furthermore, hardware-friendly bit-shifting operations as a result of APoT quantization present an added advantage in hardware accelerator implementations. This work pioneers the joint application of channel-wise pruning and non-uniform APoT quantization on EmergencyNet, presenting a suitable solution tailored for UAV-based emergency response applications.

DOI： 10.1007/s11554-024-01430-y

Scopus

Language：Others   Publishing type：Research paper (other academic)  

Charity crowdfunding is a technique for raising funds that involves collecting modest contributions from a vast number of individuals or groups via established crowdfunding platforms or other digital avenues. The objective is to provide support for charitable organizations, social welfare initiatives, or personal requirements. The widespread adoption of the Internet and the rapid advancement of digital technology have facilitated the global dissemination and promotion of charity crowdfunding. However, crowdfunding platforms have recently experienced a decline in credibility due to various factors such as fraudulent donations, inadequate fund management, and other forms of disorder. The blockchain’s decentralization and anti-tampering features exhibit a high degree of compatibility with the requirements of a crowdfunding platform. Most current state-of-the-art techniques do not ensure the non-linkability of user identities in the face of sybil attacks, nor do they offer a streamlined auditing mechanism for crowdsourcing modest donations that simultaneously preserves transactional privacy. This paper presents a novel crowdfunding system called CFChain based on blockchain technology. Initially, the distributed identity and BLS signature are employed to establish a user authentication mechanism, enabling CFChain to withstand sybil attacks while preserving the non-linkability of user identities. Subsequently, a crowdfunding mechanism is constructed utilizing zero-knowledge proofs to facilitate streamlined auditing procedures while safeguarding donations’ confidentiality. Additionally, a security analysis of CFChain is presented. The system prototype is subsequently implemented on the Hyperledger Fabric. Empirical evidence indicates that the efficiency of CFChain is viable.

DOI： 10.1007/978-981-97-0862-8_10

Scopus

researchmap

Language：Others   Publishing type：Research paper (scientific journal)   Publisher：Institute of Electrical and Electronics Engineers (IEEE)  

The bandwidth limit between cryogenic and room-temperature environments is a critical bottleneck in superconducting noisy intermediate-scale quantum computers. This paper presents the first trial of algorithm-aware system-level optimization to solve this issue by targeting the quantum approximate optimization algorithm. Our counter-based cryogenic architecture using single-flux quantum logic shows exponential bandwidth reduction and decreases heat inflow and peripheral power consumption of inter-temperature cables, which contributes to the scalability of superconducting quantum computers.

DOI： 10.1109/lca.2023.3322700

Scopus

researchmap

Publisher：Proceedings -Design, Automation and Test in Europe, DATE  

This paper proposes a random walk circuit imple-mentation with single flux quantum devices, essential for Brownian circuits, to reduce processing energy consumption dramatically. SPICE-based simulation demonstrating its functional operation and random walks can be achieved via the Shapiro- Wilk test. Furthermore, we developed a Monte Carlo simulator for Brownian circuits, enabling functionality verification and computation step distribution analysis. Latency/energy evaluation using a half-adder as a case study revealed that proposed circuits could reduce energy consumption by 1/1260 and offer an opportunity for low-power computing systems.

Scopus

Publisher：Peer-to-Peer Networking and Applications  

Crowdfunding refers to the online collection of certain capital from a vast number of individuals or groups that each contribute a relatively small amount. Recently, the credibility of crowdfunding platforms has been undermined by fraudulent projects, inadequate fund management, and other forms of disorder. The decentralization and anti-tampering features of blockchain provide the possibility to solve the above problems, and many studies have proposed blockchain-based crowdfunding schemes. However, the existing state-of-the-art methods do not provide user authentication, transaction auditing, and identity management in a privacy-preserving way. Accordingly, this paper presents a novel blockchain-based crowdfunding system called CrowdChain. Initially, the distributed identity and BLS signature are employed to establish a user authentication mechanism, enabling CrowdChain to withstand Sybil attacks while preserving the non-linkability of user identities. Secondly, the physically unclonable function (PUF) is used to generate keys associated with digital identities that are not stored in external devices to resist physical attacks. Subsequently, a crowdfunding mechanism is constructed utilizing zero-knowledge proofs to facilitate streamlined auditing procedures while safeguarding the confidentiality of transactions. Additionally, the formal security analysis proves the security of the CrowdChain scheme. The system prototype is implemented on the Hyperledger Fabric. Empirical evidence indicates the viable efficiency of CrowdChain.

DOI： 10.1007/s12083-024-01785-w

Scopus

Language：Others   Publishing type：Research paper (scientific journal)   Publisher：Information Processing Society of Japan  

DOI： 10.2197/ipsjjip.31.478

Scopus

researchmap

Language：Others   Publishing type：Research paper (scientific journal)   Publisher：Institute of Electrical and Electronics Engineers (IEEE)  

DOI： 10.1109/tasc.2023.3250614

Scopus

researchmap

Language：Others   Publishing type：Research paper (scientific journal)   Publisher：Institute of Electrical and Electronics Engineers (IEEE)  

DOI： 10.1109/tasc.2023.3239329

Scopus

researchmap

Language：English  

Moore’s Law, doubling the number of transistors in a chip every two years, has so far contributed to the evolution of computer systems. Unfortunately, we cannot expect sustainable transistor shrinking anymore, marking the beginning of the so-called post-Moore era. Therefore, it has become essential to explore emerging devices, and superconductor single-flux-quantum (SFQ) logic that operates in a 4.2- kelvin environment is a promising candidate. Josephson junctions (JJs) are used as switching elements in SFQ logic to compose a superconductor ring (SFQ ring) that can store (or trap) and transfer a single magnetic flux quantum. It fundamentally operates with the voltage pulse-driven nature that makes it possible to achieve extremely low-latency and low-energy JJ switching. This talk shares the history of our SFQ Research, e.g., revisiting microarchitecture and demonstrating over 30 GHz microprocessors, AI accelerator designs, and recently targeting quantum computers. Then, the role of computer architecture for such emerging device computing is discussed.

CiNii Research

Language：Others   Publishing type：Research paper (other academic)   Publisher：IEEE  

DOI： 10.1109/mcsoc57363.2022.00057

Scopus

researchmap

Language：Others   Publishing type：Research paper (other academic)   Publisher：IEEE  

DOI： 10.1109/mcsoc57363.2022.00060

Scopus

researchmap

Language：Others   Publishing type：Research paper (other academic)   Publisher：IEEE  

DOI： 10.1109/mcsoc57363.2022.00058

Scopus

researchmap

Language：Others   Publishing type：Research paper (other academic)   Publisher：IEEE  

DOI： 10.1109/a-sscc56115.2022.9980802

Scopus

researchmap

Language：Others   Publishing type：Research paper (other academic)   Publisher：IEEE  

DOI： 10.1109/wf-iot54382.2022.10152281

Scopus

researchmap

Publisher：IEEE  

This paper presents the design of an ultra-high-speed, low-power arithmetic unit that supports variable bit-width operations with single flux quantum (SFQ) technology. Because of the high-speed nature of superconductor devices, we can achieve extremely high power-performance efficiency that cannot be achieved by state-of-the-art CMOS devices. To implement the complex function to support the variable bit-width feature, we introduce a novel circuit architecture to maintain the high-speed operation over 50GHz. Our prototype chip design successfully demonstrated 53.5GHz 1.59mW operations.

DOI： 10.1109/iscas48785.2022.9937317

Scopus

CiNii Research

Language：Japanese   Publisher：CRYOGENICS AND SUPERCONDUCTIVITY SOCIETY OF JAPAN  

DOI： 10.2221/jcsj.57.382

CiNii Research

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/ACCESS.2021.3125697

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/tasc.2021.3071996

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/ACCESS.2020.3014163

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISVLSI49217.2020.00059

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISVLSI49217.2020.00060

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/VLSICircuits18222.2020.9162826

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/VLSICircuits18222.2020.9162826

Language：English   Publishing type：Research paper (other academic)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/3368474.3368491

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/3368474.3368496

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICFPT47387.2019.00016

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/HiPC.2019.00044

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICFPT47387.2019.00016

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/HiPC.2019.00044

Language：English  

DOI： 10.1063/1.5108912

Language：English  

DOI： 10.1063/1.5108912

Language：English  

DOI： 10.1063/1.5108912

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/ACCESS.2019.2936796

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISEC46533.2019.8990905

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transfun.E102.A.758

Language：Japanese   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/JEC-ECC.2018.8679531

Language：English  

DOI： 10.1109/JEC-ECC.2018.8679541

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/JEC-ECC.2018.8679540

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISSCC.2019.8662351

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISSCC.2019.8662351

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.2197/ipsjjip.27.322

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/HPCC/SmartCity/DSS.2018.00113

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transfun.E102.A.758

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.2197/ipsjjip.27.322

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (other academic)  

Situation-Based Dynamic Frame-Rate Control for On-Line Object Tracking,

DOI： 10.1109/jec-ecc.2018.8679545

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/jec-ecc.2018.8679540

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.2018PAP0003

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transfun.e101.a.2297

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transfun.E101.A.2297

Language：English  

DOI： 10.1007/978-981-13-1924-2_13

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.2018PAP0003

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/LGRS.2018.2861218

Language：English   Publishing type：Research paper (scientific journal)  

Language：Japanese  

DOI： 10.11470/jsapmeeting.2018.2.0_934

Language：Japanese  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.2017edp7296

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.2017EDP7296

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICIS.2018.8466464

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/IPDPS.2018.00062

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/LGRS.2018.2861218

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/LCA.2018.2866243

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/LCA.2018.2866243

Language：English  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1145/3178452

Language：English   Publishing type：Research paper (scientific journal)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/HPCC/SmartCity/DSS.2018.00113

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICIS.2018.8466464

Language：English   Publishing type：Research paper (scientific journal)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/IPDPS.2018.00062

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transele.E101.C.359

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transele.E101.C.359

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/CANDAR.2017.60

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/DASC-PICom-DataCom-CyberSciTec.2017.94

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/DASC-PICom-DataCom-CyberSciTec.2017.94

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1117/12.2296842

Language：English   Publishing type：Research paper (other academic)  

Language：English  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.2197/ipsjjip.25.983

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/candar.2017.60

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/IPDPS.2017.107

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/IPDPS.2017.107

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/LCA.2017.2684813

Language：English  

Language：Japanese  

Language：English  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/HPGDMP.2016.010

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/bigdata.2016.7840624

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISOCC.2016.7799755

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISOCC.2016.7799721

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/hpgdmp.2016.010

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/JEC-ECC.2016.7518973

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISOCC.2016.7799721

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1145/2903150.2906830

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/2903150.2906830

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/jec-ecc.2016.7518973

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/BigData.2016.7840624

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1145/2807591.2807638

Language：English  

DOI： 10.1109/MCSoC.2015.5

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISPASS.2015.7095797

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISPASS.2015.7095797

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2015.7058982

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2015.7058982

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICCD.2014.6974701

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICCD.2014.6974701

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/CCGrid.2014.47

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/IPDPS.2014.23

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/IPDPS.2014.23

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/CCGrid.2014.47

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/PACT.2013.6618803

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/CASES.2013.6662514

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.E96.D.2268

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/PACT.2013.6618803

Language：English  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.E96.D.1645

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/2489068.2489071

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2013.6509677

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2013.6509656

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2013.6509655

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/CASES.2013.6662514

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2013.6509656

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2013.6509655

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/IISWC.2013.6704675

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2013.6509677

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/IISWC.2013.6704675

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1145/2489068.2489071

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/DSD.2012.15

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/DSD.2012.15

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1007/s11227-010-0505-0

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1145/2370816.2370833

Language：Others   Publishing type：Research paper (other academic)  

Language：Japanese  

Language：Japanese  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/2370816.2370833

Language：English  

本稿では，3次元積層DRAMの利用を前提とし，大幅なチップ面積の増加をともなうことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する．3次元積層されたDRAMを大容量キャッシュとして活用することで，オフチップメモリ参照回数の劇的な削減が期待できる．しかしながら，キャッシュの大容量化はアクセス時間の増加を招くため，場合によっては性能が低下する．この問題を解決するため，提案方式では，実行対象プログラムのワーキングセット・サイズに応じて3次元積層DRAMキャッシュを選択的に活用する．ベンチマークプログラムを用いた定量的評価を行った結果，提案方式は動的制御方式により平均メモリアクセス時間を15%削減した．This paper proposes a novel cache architecture for 3D-implemented microprocessors. 3D-IC is one of the most interesting techniques to achieve high-performance, low-power VLSI systems. Stacking multiple dies makes it possible to implement microprocessor cores and large caches (or DRAM) into the same chip. Unfortunately, applying the 3D DRAM cache causes performance degradation for some programs, because increasing cache size makes access time longer. To tackle this issue, the proposed cache supports two operation modes: a fast but small SRAM cache mode and a slow but large DRAM cache mode. An appropriate operation mode is selected at run time based on the behavior of application programs. The evaluation results show that the proposed approach achieves 15% of memory performance improvement.

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISOCC.2012.6407075

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISOCC.2012.6407075

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/3DIC.2012.6263025

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transinf.E94.D.2298

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/MWSCAS.2011.6026484

Language：English  

DOI： 10.1109/ISLPED.2011.5993616

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/CCECE.2011.6030605

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/3DIC.2012.6263034

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/3DIC.2012.6263025

Language：English  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1016/j.sysarc.2010.07.009

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/3DIC.2012.6263034

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/CCECE.2011.6030605

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASQED.2011.6111751

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/DATE.2010.5456902

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/date.2010.5456902

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transfun.E92.A.3182

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transfun.E92.A.3182

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1145/1621960.1621966

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/SOCDC.2009.5423920

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/SOCDC.2009.5423898

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/socdc.2009.5423920

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/1621960.1621966

Language：English  

Language：English  

DOI： 10.1109/TASC.2009.2018534

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transele.e92.c.433

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transele.E92.C.433

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2009.4796540

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2009.4796540

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/transele.E92.C.1231

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/APCSAC.2008.4625454

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/DELTA.2008.70

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/APCSAC.2008.4625454

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISVLSI.2008.24

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2008.4484039

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/1393921.1393987

Language：English  

Language：English   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/elex.5.366

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1587/elex.5.366

Language：English   Publishing type：Research paper (scientific journal)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISVLSI.2008.24

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietele/e91-c.4.418

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietele/e91-c.4.497

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietele/e91-c.3.350

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/DELTA.2008.70

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ASPDAC.2008.4484039

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1007/s11227-008-0174-4

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietele/e91-c.4.497

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1145/1393921.1393987

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/SC.2008.5220091

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/SOCDC.2008.4815603

Language：English  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietisy/e90-d.12.1956

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1063/1.2827008

Language：English  

DOI： 10.1088/0953-2048/20/11/S06

Language：English  

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietele/e90-c.10.1972

Language：Others   Publishing type：Research paper (scientific journal)  

Language：Japanese  

Language：Japanese  

本稿では、高速かつ正確なメモリアーキテクチャ・シミュレーション法を提案する。一般に、メモリアーキテクチャの評価には、メモリ参照のアドレス・トレースに基づいたシミュレーションを行う。しかしながら、評価対象の増加により、評価時間が長くなる傾向にある。トレースに基づくシミュレーションにおいて、1 回あたりのシミュレーション時間はアドレス・トレースの削減によって短縮できるが、精度が低下するという問題がある。そこで、本手法はメモリアクセスの特徴を活用して高い精度維持しつつトレース・サイズを削減し、シミュレーション時間の短縮を実現する。キャッシュ性能測定に基づく評価実験の結果、本手法はトレース・サイズを平均 98.8％削減し、そのときのキャッシュ・ミス率の予測誤差は平均 0.067 パーセンテージ・ポイントであった。This paper proposes a fast and accurate memory architecture simulation technique. To design memory architecture, the first steps commonly involve using trace-driven simulation. However, expanding the design space makes the evaluation time increase. A fast simulation is achieved by a trace size reduction, but it reduces the simulation accuracy. Our approach can reduce the simulation time while maintaining the accuracy of the simulation results. In order to evaluate validity of proposed technique, we measured the cache miss ratio. In our evaluation, the proposed technique reduces the trace size 98.8％ and cache miss ratio differs from 0.067 percentage point on an average.

DOI： 10.15017/8308

Language：Japanese  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1007/978-3-540-72685-2_24

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/DATE.2007.364612

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/1228784.1228891

Language：Others   Publishing type：Research paper (other academic)  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/DATE.2007.364612

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1145/1228784.1228891

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1063/1.2835969

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1063/1.2836167

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1007/978-3-540-72685-2_24

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietele/e89-c.12.1937

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICECS.2006.379744

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICECS.2006.379629

Language：English  

DOI： 10.1093/ietfec/e89-a.12.3377

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1007/11859802_18

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1007/11802167_73

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/FPL.2006.311313

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/FPL.2006.311313

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICECS.2006.379744

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICECS.2006.379629

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1007/11802167_73

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1007/11859802_18

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietfec/e88-a.12.3274

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICITA.2005.7

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1093/ietfec/e88-a.4.862

Language：Others   Publishing type：Research paper (scientific journal)  

DOI： 10.1145/1055626.1055638

Language：English  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICITA.2005.7

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ISSOC.2004.1411147

Language：English  

Language：English   Publishing type：Research paper (other academic)  

Language：English   Publishing type：Research paper (other academic)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1007/978-3-540-39864-6_10

Language：Others   Publishing type：Research paper (scientific journal)  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/SIPS.2003.1235663

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1007/3-540-36612-1_2

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/APCCAS.2002.1115097

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/APCCAS.2002.1115094

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/566408.566447

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1145/566408.566446

Language：English   Publishing type：Research paper (scientific journal)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1007/3-540-36612-1_2

Language：English   Publishing type：Research paper (scientific journal)  

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1109/ICCD.2002.1106768

Language：Others   Publishing type：Research paper (other academic)  

DOI： 10.1007/3-540-45716-X_28

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1007/3-540-45716-x_28

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/APCCAS.2002.1115097

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/APCCAS.2002.1115094

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1007/3-540-44570-6_13

Language：English  

Language：English  

Language：English  

Language：English   Publishing type：Research paper (other academic)  

DOI： 10.1109/SC.1999.10000

Language：English  

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/ACCESS.2019.2936796

Language：English   Publishing type：Research paper (scientific journal)  

DOI： 10.1109/ACCESS.2020.3014163

Event date： 2021.6

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2021.6

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2021.6

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2021.6

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2020.1

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2020.1

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2019.12

Language：English   Presentation type：Oral presentation (general)  

Country：India  

Event date： 2019.12

Language：English   Presentation type：Oral presentation (general)  

Country：China  

Event date： 2019.2

Language：English  

Country：United States  

Event date： 2018.12

Language：English  

Country：Egypt  

Event date： 2018.12

Language：English  

Country：Japan  

Event date： 2018.10

Language：English  

Country：Japan  

Event date： 2018.6

Language：English  

Country：Japan  

Event date： 2018.5

Language：English  

Country：Japan  

Event date： 2014.10

Language：English  

Country：Korea, Republic of  

Event date： 2014.10

Language：English  

Country：Korea, Republic of  

researchmap

Event date： 2011.10

Language：English  

Country：China  

Event date： 2011.1

Language：Others   Presentation type：Oral presentation (general)  

Venue：筑波   Country：Japan  

Event date： 2011.1

Language：Others   Presentation type：Oral presentation (general)  

Venue：筑波   Country：Japan  

Event date： 2010.7

Language：Others  

Country：Other  

Event date： 2009.1

Language：Others   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2008.8

Language：Others  

Country：Japan  

Event date： 2008.8

Language：Others  

Country：France  

Event date： 2008.8

Language：Others  

Country：India  

Event date： 2008.1

Language：Others  

Country：Korea, Republic of  

Event date： 2008.1

Language：Others  

Country：Taiwan, Province of China  

Event date： 2008.1

Language：Others  

Country：Korea, Republic of  

Event date： 2008.1

Language：Others  

Event date： 2007.12

Language：Others  

Country：United States  

Event date： 2007.9

Language：Others  

Country：Romania  

Event date： 2007.9

Language：Others  

Country：Greece  

Event date： 2007.9

Language：Others  

Country：Greece  

Event date： 2007.9

Language：Others  

Country：Greece  

Event date： 2007.6

Language：Others  

Country：United States  

Event date： 2007.5

Language：Others   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2007.5

Language：Others   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2007.4

Language：Others   Presentation type：Oral presentation (general)  

Country：Japan  

Event date： 2002.8

Language：English  

Country：United States  

Event date： 2002.8

Language：English  

Country：United States  

Event date： 1999.8

Language：English  

Country：Other  

Event date： 1999.1

Language：English  

Country：Other  

Language：Others   Presentation type：Oral presentation (general)  

Country：France  

Language：Others   Presentation type：Oral presentation (general)  

Country：France  

Language：Others   Presentation type：Oral presentation (general)  

Country：France  

Language：Others  

Country：Japan  

Language：Others  

Country：Japan  

Language：Others  

Country：Japan  

Language：Others   Presentation type：Oral presentation (general)  

Country：United Kingdom  

Language：English   Presentation type：Symposium, workshop panel (public)  

Country：United States  

Language：Others  

Country：Japan  

Language：English   Presentation type：Symposium, workshop panel (public)  

Country：Turkey  

Language：Others   Presentation type：Symposium, workshop panel (public)  

Country：United States  

Language：English   Presentation type：Symposium, workshop panel (public)  

Country：United States  

Language：English   Presentation type：Symposium, workshop panel (public)  

Country：Korea, Republic of  

Language：English  

Country：Japan  

Language：English  

Country：Japan  

Language：English   Presentation type：Symposium, workshop panel (public)  

Country：Japan  

Language：Japanese  

Country：Japan  

Language：English  

Country：Japan  

Language：English  

Country：Japan  

Language：Japanese  

Country：Japan  

動画像上の指定した対象物体の位置座標を各フレームで推定するオンライン物体追跡は,自動車の安全技術の一つである障害物追跡や居眠り検知などに広く応用され,重要な技術となっている.最近ではバッテリ駆動を基本とする移動体における応用が拡大しており,追跡精度を向上するだけでなく,低消費エネルギー化も同時に達成することが求められる.そこで本稿では,物体追跡システムの低消費エネルギー化を目的とした動的フレームレート最適化方式を提案する.本方式では,物体追跡システム全体の消費エネルギーに基づいて最適なフレームレートに動的変更することにより,必要以上のフレーム取得や処理に要する消費エネルギーを削減する.消費エネルギーモデルを用いて本方式の実装・評価を行った結果,従来方式と同程度の追跡精度で消費エネルギーを70%以上削減できることが分かった.

Language：English  

Country：Netherlands  

Language：English  

Country：Japan  

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Language：Japanese  

Country：Japan  

Language：Japanese  

Country：Japan  

Language：Japanese  

Country：Japan  

Language：Japanese  

Country：Japan  

Language：Japanese  

Country：Japan  

Language：English   Presentation type：Oral presentation (general)  

Country：Korea, Republic of  

Language：Japanese  

Country：Japan  

Language：English   Presentation type：Oral presentation (general)  

Country：United States  

Language：English   Presentation type：Oral presentation (general)  

Country：United States  

Language：English   Presentation type：Oral presentation (general)  

Country：United States  

Language：English   Presentation type：Oral presentation (general)  

Country：Italy  

Language：Japanese  

Country：Japan  

Language：English   Presentation type：Oral presentation (general)  

Country：Japan  

Language：English   Presentation type：Oral presentation (general)  

Country：United States  

Language：Others   Presentation type：Oral presentation (general)  

Country：Finland  

Language：Others  

Country：Korea, Republic of  

Language：Others   Presentation type：Oral presentation (general)  

Country：United States  

J-GLOBAL

researchmap

J-GLOBAL

researchmap

Language：Japanese  

Language：Japanese  

Language：Japanese  

画像認識技術が様々な分野で使われ，画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている．画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である．そのため， GRAPE-DR のように演算器をアレイ上に並べるアーキテクチャが適している．しかしながら，処理ごとにフィルタの大きさが異なるため，従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固定されている場合，一度に動作させることの可能な演算器が少なくなってしまう．そこで，本稿では，メモリとのデータ入出力に柔軟性を持たせた DSP (Data Stream Processing) Tile 型アクセラレータ・アーキテクチャを提案する．提案するアクセラレータは， DSPTile という小規模なフィルタ処理を実行可能な Tile を大量に集積しており，各 DSPTile がメモリと通信を行える．さらに，各 DSPTile は他の DSPTile へ演算結果を渡せるように接続されている．これらを利用して，小規模なフィルタ処理を複数並列に実行したり，大規模なフィルタ処理を実行したりすることが可能である．本稿では，面積オーバーヘッドを考慮しながら，詳細なアーキテクチャの決定を行う．Image recognition processing includes a number of filter operations which dominate the total execu tion time. Exploiting ALU array to accelerate the filter operations is one of the most promising approaches to achieve such energy-efficient executions. However, it is difficult for conventional ALU array accelerator to achieve high-performance and low-energy for multi-scale filter operations. To tackle this issule this paper proposes DSP (Data Stream Processing) tile accelerator for multi scale filter operations. Tile accelerator has many DSP tiles which can execute a small size of filter efficiently. Each DSP tile is connected with three-dimensionally implemented scratch-pad memories via TSVs.

Language：Japanese  

本稿ではシングルコアプロセッサで実行されるマルチタスクにおいて，キャッシュウェイの割り当てとコード配置を同時に最適化する手法の提案を行う．同時には一つの割り当てられたキャッシュウェイのみを活性化し，残りのキャッシュウェイは活性化しないことでセットアソシアティブキャッシュへのアクセスエネルギーを削減可能である．また，主記憶上のプログラムコードの配置位置を変えることでキャッシュミス数を削減する．キャッシュミス数を削減することで主記憶へのアクセスエネルギーを削減可能であると同時に，全実行時間の短縮が可能である．商用プロセッサを用いた実験によって本手法を適用したプロセッサシステムの評価を行い，手法適用前の場合と比較して最大で 17％ の消費エネルギーの削減を確認した．The paper proposes a technique which simultaneously finds the optimal cache way allocation and code placement for given multiple tasks running on a single core processor. It reduces the energy consumption in a set-associative cache by activating only a single cache way at a time and deactivating the remaining cache ways. The technique also reduces the number of cache misses by changing the code placement in a main memory, which results in a reduction of the energy consumption in the main memory as well as the reduction of total execution time. Experiments using a commercial embedded processor demonstrate that the technique reduces the total energy consumption in the target processor system by 17% at the best case compared to the energy of the system which does not apply our technique.

Language：Japanese  

本稿ではシングルコアプロセッサで実行されるマルチタスクにおいて,キャッシュウェイの割り当てとコード配置を同時に最適化する手法の提案を行う.同時には一つの割り当てられたキャッシュウェイのみを活性化し,残りのキャッシュウェイは活性化しないことでセットアソシアティブキャッシュへのアクセスエネルギーを削減可能である.また,主記憶上のプログラムコードの配置位置を変えることでキャッシュミス数を削減する.キャッシュミス数を削減することで主記憶へのアクセスエネルギーを削減可能であると同時に,全実行時間の短縮が可能である.商用プロセッサを用いた実験によって本手法を適用したプロセッサシステムの評価を行い,手法適用前の場合と比較して最大で17%の消費エネルギーの削減を確認した.

Language：Japanese  

Language：Japanese  

本稿では，3次元積層DRAMの利用を前提とし，大幅なチップ面積の増加を伴うことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する．3次元実装されたDRAMを大容量キャッシュとして活用することで，オフチップメモリ参照回数の劇的な削減が期待できる．しかしながら，その反面，キャッシュの大容量化はアクセス時間の増加を招くため，場合によっては性能が低下する．この問題を解決するため，提案方式では，実行対象プログラムのワーキングセット・サイズに応じて3次元積層DRAMキャッシュを選択的に活用する．ベンチマーク・プログラムを用いた定量的評価を行った結果，提案方式の静的制御方式で平均35%，動的制御方式で平均43%の性能向上を達成した．In this paper, we propose a new architecture that can achieve high memory performance without large footprint overhead for DRAM-stacked processors. 3D stacked DRAM caches can dramatically reduce off chip memory accesses. However, this approach degrades performance in some cases because increasing cache size makes access time longer to solve this problems. Our approach selectively leverages the stacked DRAM cache based on the valiation of working set sizes. The results of our quantitative evaluation showed that the proposed approach achieves 35% of memory performance gain in static control method and 43% in dynamic control method.

Language：Japanese  

現在我々は，チップマルチプロセッサの高性能化を目的とした演算/メモリ性能バランシング技術を提案している．本技術では，チップ内に搭載された複数コアを必要に応じて「演算用」もしくは「メモリ性能向上用」として使い分ける．本方式では，如何にして適切なコア配分を実現するかが極めて重要となる．そこで本稿では，性能モデリングに基づくコア分配法を提案する．また，本方式を Cell/BE、プロセッサに実装し，その有効性を評価する．ベンチマークプログラムを用いた定量的評価を行った結果，単純な並列処理に比べて最大で 14.5％の性能向上を達成できた．We have proposed the concept of Performance Balancing to improve the CMP performance. This approach attempts to exploit the on-chip cores not only for executing the parallelized threads, but also for improving the memory performance. In this technique, it is very important to decide an appropriate number of cores dedicated to memory performance improvements. In this paper, we propose an algorithm to solve this problem and implement it on a Cell/B.E. processor. In our evaluation, it is observed that our approach can achieve 14％ performance improvement in the best case compared to a conventional CMP model.

Language：Japanese  

複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMPでは,チップ内並列処理により高い演算性能を達成することができる.共有型キャッシュを搭載するCMPの場合,各コアは最大でキャッシュの全容量を利用可能となる.しかしながら,その反面,複数アプリケーションを同時に実行した場合には,複数コアによるキャッシュアクセスが発生するため競合性ミスが増加する.その結果,あるコアにおけるプログラム実行性能が,他コアで実行されるプログラム特性よって大きな影響を受ける.したがって,CMP性能を最大限引き出すためには,共有型キャッシュの最適化が極めて重要となる.そこで本稿では,キャッシュ共有型CMPを対象とし,複数アプリケーションの同時実行によるメモリ負荷変動を定量的に解析した.解析の結果,あるプログラム実行において,他コアとの競合性ミスに起因するメモリ負荷の増加が「大きく発生する区間」と「さほど発生しない区間」が存在することが分かった.

Language：Japanese  

複数コアを１チップに搭載するチップマルチプロセッサ(CMP)が注目されている．CMP では，チップ内並列処理により高い演算性能を達成することができる．共有型キャッシュを搭載する CMP の場合，各コアは最大でキャッシュの全容量を利用可能となる．しかしながら，その反面，複数アプリケーションを同時に実行した場合には，複数コアによるキャッシュアクセスが発生するため競合性ミスが増加する．その結果，あるコアにおけるプログラム実行性能が，他コアで実行されるプログラム特性よって大きな影響を受ける．したがって，CMP 性能を最大限引き出すためには，共有型キャッシュの最適化が極めて重要となる．そこで本稿では，キャッシュ共有型 CMP を対象とし，複数アプリケーションの同時実行によるメモリ負荷変動を定量的に解析した．解析の結果，あるプログラム実行において，他コアとの競合性ミスに起因するメモリ負荷の増加が「大きく発生する区間」と「さほど発生しない区間」が存在することが分かった．Integrating multiple processor cores into a single chip, or chip-multiprocessors (CMPs) is one of the most promising approaches to achieve high-performance and low-power consumption at the same time. In CMPs employing a sheared L2 cache, conflict misses may be increased, because all of the cores share the limited cache resource. To solve this problem, this paper quantitatively analyzes the memory workload on CMPs. By means of observing the transition of a CPI stack, we can discuss the detail of the memory behavior. In this analysis, it is observed that intra- and inter-programs, there are time period in which the conflicts frequently take place.

Language：Japanese  

本稿では,トランザクショナルメモリにおける性能向上を目的とした並列実行トランザクション数動的制御法を提案する.一般に,並列プログラムにおいては共有変数へのアクセスに関して排他制御を行う必要がある.トランザクショナルメモリでは,複数スレツドに対して共有変数の同時アクセスを許すことで高性能化を実現する.しかしながら,複数スレッドによる共有変数へのアクセスにおいて不都合が発生した場合には,それまでの実行を中断し,トランザクション実行のやり直しを行う必要がある.その結果,期待した並列効果を得ることができないだけでなく,場合によっては性能が低下する.この問題を解決するため,本稿では実行やり直しの発生可能性を事前に検知し,必要に応じて並列に実行されるトランザクション数を抑制する方式を提案する.32コアを搭載したチップマルチプロセッサを前提とした評価を行った結果,最大で1.6倍程度の性能向上を達成することを確認した.

Language：Japanese  

本稿では，トランザクショナルメモリにおける性能向上を目的とした並列実行トランザクション数動的制御法を提案する．一般に，並列プログラムにおいては共有変数へのアクセスに関して排他制御を行う必要がある．トランザクショナルメモリでは，複数スレッドに対して共有変数の同時アクセスを許すことで高性能化を実現する．しかしながら，複数スレッドによる共有変数へのアクセスにおいて不都合が発生した場合には，それまでの実行を中断し，トランザクション実行のやり直しを行う必要がある．その結果，期待した並列効果を得ることができないだけでなく，場合によっては性能が低下する．この問題を解決するため，本稿では実行やり直しの発生可能性を事前に検知し，必要に応じて並列に実行されるトランザクション数を抑制する方式を提案する．32 コアを搭載したチップマルチプロセッサを前提とした評価を行った結果，最大で 1.6 倍程度の性能向上を達成することを確認した．This paper proposes a technique to improve the performance of CMPs by mans of managing the number of transactions to be executed in parallel. In parallel computing, we need to manage sheared data in order to ensure the exclusiveness. In transactional memories, it is allowed the threads to access the shared data, resulting in higher performance. This is because we can aggressively exploit thread-level parallelisms. However, when a conflict takes place in the transactional memory, the associated thread execution needs to be aborted in order to guarantee the correct execution results. This abort operation degrades the CMP performance. To solve this issue, we propose an adaptive management mechanism to throttle or un-throttle the thread-level parallelism. In our evaluation, it is observed that in the best case we can achieve 1.6x speedup.

Language：Japanese  

現在我々は,チップマルチプロセッサの高性能化を目的とした演算/メモリ性能バランシング技術を提案している.本技術では,チップ内に搭載された複数コアを必要に応じて「演算用」もしくは「メモリ性能向上用」として使い分ける.本方式では,如何にして適切なコア配分を実現するかが極めて重要となる.そこで本稿では,性能モデリングに基づくコア分配法を提案する.また,本方式をCell/B.E.プロセッサに実装し,その有効性を評価する.ベンチマークプログラムを用いた定量的評価を行った結果,単純な並列処理に比べて最大で14.5%の性能向上を達成できた.

Language：Japanese  

複数のプロセッサコアを1チップに搭載するチップマルチプロセッサ(CMP)が現在注目されている.チップ内スレッドレベル並列処理により高い演算性能を得ることができるためである.しかしながら,メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の増加により,メモリウォール問題が深刻化する.その結果,多くのメモリ参照を必要とする並列プログラムの実行においては実効性能が低下するといった問題が生じる.そこで本稿では,CMPの性能向上を目的として,演算性能とメモリ性能のバランスを考慮したヘルパースレッド実行方式を提案する.従来の方式では,スレッドレベル並列性を高めるため,搭載された全てのプロセッサコアを利用して並列プログラムを実行する.これに対し,提案方式では,一部のプロセッサコアをプリフェッチを行うヘルパースレッドに割当てる.ヘルパースレッドの最適な数が既知であると仮定して提案方式の性能を評価した結果,従来方式と比較して,最大で47%の性能向上を得ることができた.

Language：Japanese  

複数のプロセッサコアを１チップに搭載するチップマルチプロセッサ(CMP)が現在注目されている．チップ内スレッドレベル並列処理により高い演算性能を得ることができるためである．しかしながら，メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の増加により，メモリウォール問題が深刻化する．その結果，多くのメモリ参照を必要とする並列プログラムの実行においては実効性能が低下するといった問題が生じる．そこで本稿では，CMP の性能向上を目的として，演算性能とメモリ性能のバランスを考慮したヘルパースレッド実行方式を提案する．従来の方式では，スレッドレベル並列性を高めるため，搭載された全てのプロセッサコアを利用して並列プログラムを実行する．これに対し，提案方式では，一部のプロセッサコアをプリフェッチを行うヘルパースレッドに割当てる．へルパースレッドの最適な数が既知であると仮定して提案方式の性能を評価した結果，従来方式と比較して，最大で 47％の性能向上を得ることができた．Conventional CMPs attempt to exploit the thread-level parallelism (TLP) by using all of the cores integrated in a chip. However, this kind of straightforward way does not always achieve the best performance. This is because the memory-wall problem becomes more critical in CMPs, resulting in poor performance in spite of high TLP. To solve this issue, we propose an efficient thread management technique, called performance balancing. We dare to throttle the TLP to execute software prefetchers as helper-threads. Our experimental results show 47％ speed up in the best case compared with a conventional parallel execution.

Language：Japanese  

本稿では，通信性能の悪化の主要因である通信の衝突を避けるためのタスク配置最適化の評価を行った．著者らはメッセージのタイミングを制御しつつ，衝突を回避するタスク配置最適化の研究をしている．その中でその最適化をツリートポロジに適用して，その手法が有効であることを示した．一方，メッシュやトーラスなどのネットワークトポロジにはホップ数を評価関数とする通信衝突削減のためのタスク配置最適化が研究なされており，有効性があるとされている．そこで，ネットワークトポロジが3Dメッシュの際に通信衝突回数を評価関数としたタスク配置最適化を適用した場合とホップ数を評価関数したタスク配置最適化を適用した場合にどのような違いがあるか調べる実験をし，考察を行った．In this text, we evaluated the optimization of task allocation to avoid contentions that was the key factor of the communication performance degradation. We applied the optimization of task allocation controlling the timing of the message for avoiding contentions to the tree topology, and showed it was effectiveness. On the other hand, there were some optimizations of task allocation for reducing contentions. Those optimizations used the evaluation function which used the number of hops. Those optimizations against the mesh and torus topology were effective. We experimented and investigated what's the difference between the optimization of task allocation which the evaluation function was the number of contentions and the number of hops when the network topology was 3D mesh. We considered about it.

Language：Japanese  

近年，コンピュータの頭脳であるマイクロプロセッサの信頼性低下が極めて深刻な問題として注目されている．微細加工技術の進歩に伴い劇的な性能向上を達成してきた反面，耐故障性の低下により外部/内部雑音などの影響を受け易くなった．その結果，システムには不具合がなくとも，コンピュータが正しくプログラムを実行できないという極めて深刻な事態となる．このような背景に基づき，近年，マイクロプロセッサの信頼性向上を目的とした様々なアーキテクチャ技術が提案された．本稿では，信頼性向上戦略を整理すると共に，商用マイクロプロセッサの動向も踏まえてアーキテクチャ・レベルでの信頼性向上技術を解説する．

Language：English  

Multitude parameters involved in the design process of a reconfigurable accelerator which is exploited in embedded systems brings about a remarkable complexity and large design space. One effective technique is design space exploration which is capable to find a right balance between the different design parameters. Quantitative design approach is an alternative which uses the data collected from applications; however it is time consuming and highly depends on designer observations and analyses and might not conclude to an optimal design. In this paper a hybrid approach is introduced which uses an analytical approach to explore the design space for a reconfigurable accelerator and determine a wise design point based on the quantitative data collected from the targeted applications. It also provides flexibility for applying new design constraints as well as new applications characteristics. Furthermore this approach is a methodological approach which reduces the design time and results in a design which satisfies the design goals. Experimental results show the efficacy of the hybrid approach.Multitude parameters involved in the design process of a reconfigurable accelerator which is exploited in embedded systems brings about a remarkable complexity and large design space. One effective technique is design space exploration which is capable to find a right balance between the different design parameters. Quantitative design approach is an alternative which uses the data collected from applications; however it is time consuming and highly depends on designer observations and analyses and might not conclude to an optimal design. In this paper, a hybrid approach is introduced which uses an analytical approach to explore the design space for a reconfigurable accelerator and determine a wise design point based on the quantitative data collected from the targeted applications. It also provides flexibility for applying new design constraints as well as new applications characteristics. Furthermore, this approach is a methodological approach which reduces the design time and results in a design which satisfies the design goals. Experimental results show the efficacy of the hybrid approach.

Language：Japanese  

チップマルチプロセッサでは並列処理によって性能向上を実現可能である．しかしながら，プロセッサコアの処理速度に比べ主記憶へのアクセス速度は非常に遅い．また，コア間での資源共有が必要であり，主記憶アクセスがプロセッサ性能抑制の主要因となっている．したがって，プロセッサシステム全体の性能向上のためには，各コアにおける演算の並化効率とメモリ性能の両方を向上させる必要がある．そこで本稿では，メモリ貸与法に基づくSPM型CMP向けコア協調実行方式を提案する．演算，メモリ性能の向上のため，それぞれにバランスよくコア資源を分配することでトータルでの性能向上を目指す．姫野ベンチマークをCellプロセッサに実装して評価した結果，単純な並列処理に比べて最大で13％の性能向上を確認した．This paper proposes performance balancing, that is core management technique focused on trade-off between calculation and memory performance．In CMPs, high-performance is achieved by exploiting TLP. However, resource sharing among the cores makes memory performance lower regardless of the already low performance compared with processor core's one. Thus, we have to consider not only scalability, but also the performance assumed ideal memory sub-systems. Our proposed technique attempts to select effective approach, exploit scalability or improve memory performance. We also focus on a software-controllable on-chip memory. By borrowing local memory of some cores to others, we achieve memory performance improvement,and try to improve processor performance.Our experimental results show 13% speed up in the best case, compared with conventional parallel processing on Cell Broadband Engine.

Language：Japanese  

本稿では、アーキテクチャ・レベルでの安全性向上を目的としたセキュア・プロセッサに関する研究事例を紹介する。近年、コンピュータ・ウィルスや情報漏洩が極めて深刻な社会問題となっている。これまでに、ネットワーク・レベルやシステム・ソフトウェア・レベルにて多くの安全性向上技術が開発されており実用化も進んでいる。しかしながら、依然としてコンピュータ・システムに対する脅威は増加の一途を辿っている。1970 年代初頭にマイクロプロセッサが開発されて以来、トランジスタ集積度の向上に伴い順調な性能向上を達成してきた。また、携帯機器の普及に伴い、低消費電力化や低消費エネルギー化も進んでいる。しかしながら、安全性向上に関する議論は少なく、2000 年以降になって本格的にアーキテクチャ・レベルで安全性を考慮する必要性が認識されるようになった。今後、高性能化や低消費電力化と同様に、安全性向上技術は極めて重要な設計制約となる。This paper introduces architectural supports to improve the efficiency of computer security. In the social information infrastructures, we exactly face to "Security Problem" such as computer viruses and information leaks. Although a number of techniques to improve security efficiency, which focus on network and system software components, have so far been proposed, still many threats exist. Since 1970s, microprocessors have made incredible progress in terms of performance. In addition, from 1990s, many techniques to reduce power or energy consumption have been developed. However, a few discussions for computer security at the processor level have done. Now, it is the time to start considering, how we can improve the security efficiency by means of providing architectural supports.

Language：Japanese  

大規模並列システムの設計開発ならびに性能解析に向けた相互結合網シミュレータPSI-NSIMについて述べる.PSI-NSIMは,評価対象とする相互結合網の仕様を記述した仕様ファイルとアプリケーション実行から生成した通信プロファイルを基にシミュレーションを行う.所望する相互結合網の評価に必要な各種情報を出力するのみならず,システム全体の性能を高速かつ精度良く予測するとともに,アプリケーションの性能解析や可視化のための各種情報も出力する.本稿では、シミュレータの実装、および既存のクラスタシステムの性能評価について報告する.

Language：Japanese  

本稿では、通信性能の悪化の主要因である通信の衝突を避けるためのランク配置最適化技術の提案を行う。通信のタイミングを考慮することで、通信の衝突を回避する高精度な MPI ランク配置を行う目的関数の提案を行った。また、本稿提案の目的関数を適用することによる通信時間の削減効果を調べる評価実験を行った。対象プログラムとして recursive doubling の通信パターンや CG 法、umt2000 といったアプリケーションの通信パターンを用いた。評価実験では、通信時間が順配置に対して最大 45％、従来研究によるランク配置に対して最大 24％、通信時間が削減され、提案手法が有効であることが分かった。In this paper, this work proposes the optimization of rank allocation technology of avoiding the communication contention that is the key factor of the communication performance degradation. This work proposes the objective function for high-quality Optimization of MPI rank allocation to be able to avoid a communication contention by considering the communication-timing of each message. Moreover, in the evaluation experiment, this work checks how this objective function cuts down communication time. The communication pattern of the recursive doubling algorithm and the communication pattern of the application such as CG and umt2000 are used in the evaluation experiment. The ratio of reduction in the communication time are 45％ or less for order rank allocation, 24％ or less for previous work rank allocation in the experiment.

Language：Japanese  

ペタフロップス級時代の次世代スーパーコンピュータの設計開発に向けた統合型システム性能評価環境 PSI-SIM について述べる。本環境は、実践的な並列アプリケーションから生成した通信プロファイルを基に、所望するインターコネクトやシステム全体の性能を高速かつ精度良く予測するとともに、アプリケーションの性能解析や可視化を支援する。本稿では、通信プロファイルを高速に生成するためのプログラムコード抽象化手法を提案する。また、PSI-SIM によるアプリケーションや既存のクラスタシステムの性能評価を行い、シミュレーション時間や見積もり誤差について議論する。This paper presents a system performance evaluation environment, PSI-SIM, toward peta-scale next generation supercomputer development. This environment estimates performances of desired interconnect and system based on communication profile which generated from execution of practical parallel application, and supports easy application analysis and visualization. We propose a program code abstraction method for fast communication profile generation. Furthermore, PSI-SIM simulates applications and an existing cluster system, then the elapsed simulation times and the error rates of the estimation are discussed.

Language：Japanese  

本研究では、負荷バランスの不均衡によって生じるプロセス毎の到着遅れがブロードキャスト通信の性能を低下させる問題に着目し、それを解決する手段として、負荷状況に応じて通信順序を調整する動的最適化手法を提案した。この手法では、まずプロセスの負荷情報としてルートプロセスからの到着時刻の遅れ時間を算出し、それに応じてブロードキャスト通信アルゴリズム内の仮想ランクへのプロセス割り当てを変更する。本稿では、提案手法のプロトタイプを PC クラスタ環境に実装し、負荷の状況によって最大で 40％程度、ブロードキャスト通信の性能を向上できることを確認した。さらに、提案手法のブロードキャストを疎行列計算に適用することにより、通信時間を最大 25％程度削減できることを確認した。This work focuses on the problem that the load imbalance can decrease the performance of broadcast communication. To avoid the problem, the authors proposed a technique of optimization that adjusts the order of communications in a broadcast at runtime. In this technique, the information of the delay of each rank from the root rank is used to decide the optimal order. In This paper, a proto-type of this technique was implemented on a PC cluster, and showed that the optimization decreased the by 40％ at maximum. In addition to that, it was confirmed to be able to reduce the communication time by about 25％ or less by applying the broadcast of the proposal technique to the sparse matrix calculation.

Language：Japanese  

本稿では、高速かつ正確なキャッシュシミュレーション法について述べ、先行研究と定量的な比較を行い有効性を評価する。一般に、キャッシュメモリのシミュレーションにはトレース・ドリブン方式が用いられる。設計空間の拡大に伴い評価対象が増加しており、評価時間が長くなる傾向にある。トレース・サイズの削減によりシミュレーション時間を短縮できるが、精度が低下するという問題が生じる。そこで、本手法はメモリ・アクセスの特徴を利用し、精度を維持しつつ時間の短縮を実現する。先行研究と比較した結果、トレース・サイズは平均 81.7％削減され、キャッシュ・ミス率の予測精度は平均 34.6％向上した。This paper proposes a fast, accurate cache simulation technique for efficient design space exploration, and shows its efficiency by means of comparing with a related approach. Trace-driven simulation is a well known methodology to measure memory-system performance, e.g. cache hit rates. One of advantages of this method is the high-speed of simulations. Since the trend increases the complexity of microprocessor chips, e.g. CMPs, however, it is strongly required to achieve much faster simulations without sacrificing the accuracy of performance prediction. The proposed approach first attempts to characterize the memory-access patters, and then generates a small but well-constructed memory-access trace as a stimulus of cache simulators. In our evaluation, it is observed that the proposed technique reduces the trace size by 81.7％ while the accuracy of cache miss rates is improved by 34.6％, compared with SimPoint approach.

Language：Japanese  

Large Scale Reconfigurable Data Path (LSRDP) は、二次元アレイ状に配極した多数の演算器を搭載し、演算器の種類と演算器間のネットワークを再構成可能とするデータパスをもつプロセッサアクセラレータである。LSRDP において、演算器数と演算器間のネットワーク構成の間には面積に関してトレードオフの関係が存在する。本稿では LSRDP に量子化学計算の二電子積分の初期積分部分を実装し、クロスバースイッチにて演算器行間ネットワークを実装する場合の検討を行った。その結果、各演算器を他の９個の演算器と接続した場合、LSRDP 全体の面積が最小となることが明らかになった。Large Scale Reconfigurable Data Path (LSRDP) is a data path type processor accelarator. On the LSRDP, enormous Floating Point number processing Units (FPUs) are arranged as 2-dimensional array, and each FPU and FPU network is reconfigurable. There is a trade-off relation about the area size between the number of FPUs and network configuration for the LSRDP. In this research, the LSRDP area size is estimated under condition that the initial integral part of the quantum chemistry two electron integral calculation is implemented and the crossbar switch is assumed to implement the network connecting each FPU array. As a result, it was obtained that each FPU in an array is connected with the nine FPUs in next array for the minimized LSRDP area size.

Language：Japanese  

本稿では,高速かつ正確なキャッシュシミュレーション法について述べ,先行研究と定量的な比較を行い有効性を評価する.一般に,キャッシュメモリのシミュレーションにはトレース・ドリブン方式が用いられる.設計空間の拡大に伴い評価対象が増加しており,評価時間が長くなる傾向にある.トレース・サイズの削減によりシミュレーション時間を短縮できるが,精度が低下するという問題が生じる.そこで,本手法はメモリ・アクセスの特徴を利用し,精度を維持しつつ時間の短縮を実現する.先行研究と比較した結果,トレース・サイズは平均81.7%削減され,キャッシュ・ミス率の予測精度は平均34.6%向上した.

Language：English  

Active power used to be the primary contributor to total power dissipation of CMOS designs but with the technology scaling the share of leakage in total power consumption of digital systems continues to grow. Moreover temperature is another factor that exponentially increases the leakage current. In this paper we show the effects of temperature and technology nodes on the optimal (minimum-energy-consuming) cache configuration for low energy embedded systems. We show that a temperature-aware configurable cache is an effective way to save energy in finer technologies when the embedded system may be used in different temperatures. Our results show that using a temperature-aware configurable cache up to 66％ energy can be saved with only 1％ performance penalty for instruction cache and 74％ energy saving with 4.7％ performance loss for data cache.Active power used to be the primary contributor to total power dissipation of CMOS designs, but with the technology scaling, the share of leakage in total power consumption of digital systems continues to grow. Moreover, temperature is another factor that exponentially increases the leakage current. In this paper, we show the effects of temperature and technology nodes on the optimal (minimum-energy-consuming) cache configuration for low energy embedded systems. We show that a temperature-aware configurable cache is an effective way to save energy in finer technologies when the embedded system may be used in different temperatures. Our results show that using a temperature-aware configurable cache, up to 66％ energy can be saved with only 1％ performance penalty for instruction cache and 74％ energy saving with 4.7％ performance loss for data cache.

Language：Japanese  

複数コアを１チップに搭載するチップマルチプロセッサ(CMP)が注目されている。CMP は、複数コアで並列処理することで高い演算性能を達成することができる。しかしながら、メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の上昇により、メモリウォール問題が深刻化する。主記憶のアクセス時間を隠蔽する方法のひとつにデータ・プリフェッチがある。CMP においてデータ・プリフェッチを行う場合、コア間の相互作用があるため、シングルコアプロセッサとは異なる効果が現れる。そこで本稿では、CMP におけるデータ・プリフェッチが性能へ与える影響を分析した。その結果、プリフェッチしたデータが無効化される割合は極めて小さく、プリフェッチを発行したコア以外のメモリアクセス時間を隠蔽するプリフェッチが約５％あることが明らかになった。Chip Multiprocessors (or CMPs) can achieve higher performance by means of exploiting thread level parallelism. Increasing the number of processor cores in a chip dramatically improves the peak performance. However, since the memory bandwidth does not scale with the number of cores, the negative impact of the memory-wall problem becomes more critical. Data prefetching is a well known approach to compensating for the poor memory performance, and has been employed in commercial processor chips. Although a number of prefetching techniques have so far been proposed, in many cases, they have assumed that the processor core in a chip is only one. In CMP chips, there are some shared resources such as L2 caches, buses, and so on. Therefore, the effect of prefetching on CMPs should be different from that on single-core processors. In this paper, we analyze the effect of prefetching on CMP performance. This paper first classifies the impact of prefetch operations issued during a program execution. Then, we discuss qualitatively and quantitatively the effect of prefetching to the memory performance. The experimental results show that the negative effect of invalidation of prefetched data is very small. In addition, it is observed that about 5％ of prefetch operations improve the cache hit rates of other cores.

Language：Japanese  

複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMPは,複数コアで並列処理することで高い演算性能を達成することができる.しかしながら,メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の上昇により,メモリウォール問題が深刻化する.主記憶のアクセス時間を隠蔽する方法のひとつにデータ・プリフェッチがある.CMPにおいてデータ・プリフェッチを行う場合,コア間の相互作用があるため,シングルコアプロセッサとは異なる効果が現れる.そこで本稿では,CMPにおけるデータ・プリフェッチが性能へ与える影響を分析した.その結果,プリフェッチしたデータが無効化される割合は極めて小さく,プリフェッチを発行したコア以外のメモリアクセス時間を隠蔽するプリフェッチが約5%あることが明らかになった.

Language：Japanese  

特定用途向けプロセッサとは,アプリケーションに特化した命令を実行することによって,汎用プロセッサに対して高性能を実現するものである.本稿では,特定用途向けプロセッサの実現方式として,データパスに動的再構成可能ハードウェアを用いたプロセッサVulcan2とそのソフトウェア開発環境ISAccを提案する.また,実際にISAccを用いてアプリケーションをVulcan2シミュレータ上に実装した結果を解析し,Vulcan2及びISAccの評価を行った.

Language：Japanese  

Large Scale Reconfigurable Data Path(LSRDP)は,二次元アレイ状に配置した多数の演算器を搭載し,演算器の種類と演算器間のネットワークを再構成可能とするデータパスをもつプロセッサアクセラレータである.LSRDPにおいて,演算器数と演算器間のネットワーク構成の間には面積に関してトレードオフの関係が存在する.本稿ではLSRDPに量子化学計算の二電子積分の初期積分部分を実装し,クロスバースイッチにて演算器行間ネットワークを実装する場合の検討を行った.その結果,各演算器を他の9個の演算器と接合した場合,LSRDP全体の面積が最小となることが明らかになった.

Language：Japanese  

本稿では，通信性能の悪化の主要因である通信の衝突を避けるためのランク配置最適化技術の提案を行う．メッセージごとに通信のタイミングを考慮することで，衝突を回避する高精度なMPIランク配置最適化の提案を行った．また，本手法では衝突を制御するためIn this paper, it proposes the rank optimization of rank allocation technology of avoiding the communication contention that is the key factor of the deterioration of the communication performance. It proposes the method is possible to ward off a communication contention was allcated by considering the communication-timing of each message. Moreover, this method has a overhead that it has to add synchronous function.In the evaluation experiment, it check how does this method cut down communication time including that overhead. The communication pattern of the recursive doubling and the communication pattern of the real application such as CG and umt2000 are used in this evalucation experiments. The ratio of reduction in the communication time are 45％ or less for order rank allocation , 24％ or less for previous work rank allcation in the experiment.

Language：Japanese  

デスクサイドに設置可能な10テラフロップス級の超伝導コンピュータとして,単一磁束量子回路による再構成可能な大規模データパスをもつプロセッサを提案する.

Language：Japanese  

組込み機器において、特にバッテリ駆動型のシステムでは消費エネルギーの削減が重要となる。近年、汎用プロセッサだけでなく組込み向けプロセッサにもキャッシュメモリが搭載されるようになってきている。また、回路の微細化によりキャッシュメモリにおけるリークエネルギーは年々増加しており、リークエネルギーの削減が求められている。キャッシュのリークエネルギー削減手法のひとつに、Drowdyキャッシュがある。この手法では、キャッシュラインのモードを低リークモードに切り替えることで、リークによる消費エネルギーを削減する。しかし、低リークモードのキャッシュラインへアクセスが発生した場合、ラインを通常モードに切り替える必要があり、この切替には１～数サイクルの切替ペナルティとエネルギーオーバーヘッドが発生する。本論文では、これらの性能低下を最小限に抑えつつ、リークエネルギーを小さくするアルゴリズムとして時間的局所性を応用しモード切替にウェイ予測を用いたウェイ予測Drowsyキャッシュを提案する。提案手法に対し、性能とリークエネルギーの削減に関しての評価を行う。In the design of embedded systems, especially battery-powered systems, it is important to reduce energy consumption. In these days, cache memories are used not only in general-purpose processors but also in processors for embedded systems. Static energy (leakage energy) consumed in cache has been increasing with the decrease of the feature size. The Drowsy cache is one of the techniques to reduce leakage energy consumption of caches. The Drowsy cache reduces leakage energy by changing cache line mode into the low-leakage mode. In the Drowsy cache, when the cache line in the low-leakage mode is accessed, it has to be changed into the normal mode, and it takes one or more clock sysles. Thus, these penalty cycles may significantly degrade the cache performance. In this paper, we propose three kinds of Way-Prediction Drowsy Cache which achieve a high-energy reduction with the minimum performance overhead. Experimental results demonstrate the effectiveness of the proposed cache architectures.

Language：Japanese  

本稿では，高い精度を維持しつつ，短時間でのシミュレーションを可能とするメモリ・アーキテクチャ・ベンチマーキング手法を提案する．一般に，メモリ．アーキテクチャの評価では，アドレス・トレースに基づいたシミュレーションを行う.アプリケーション・プログラムの高機能化によりアドレス・トレースサイズが増加していることからシミュレーション時間が長くなる傾向にあり，シミュレーション時間の短縮が不可欠である．アドレス・トレースサイズを削減することでシミュレーション時間を短縮できるが，精度が低下するという問題がある．そこで本手法は，まず，トレースを小規模なトレースに分割し，それぞれの類似性に基づき代表となるトレースを選択する．これによりシミュレーションするトレースが小さくなり，時間を短縮できる．キャッシュ性能測定に基づく評価実験の結果，本手法はシミュレーション時間を平均77.6％短縮し，そのときのキャッシュヒット率の予測誤差は平均4.2％であった．In order to determine the memory architecture from a lot of design candidates, we use a trace-driven simulation. It is a common approach for evaluating memory architecture. However, it also demands much time. In this paper, we propose a Memory Architecture Benchmarking technique. It is possible that to reduce the simulation time while maintaining simulation accuracy. In order to evaluate validity of proposed technique, we measured the cache hit ratio. In our evaluation, the proposed technique reduces the simulation time about 77.6% and cache hit ratio prediction errors about 4.2% in the average.

Language：Japanese  

本稿では高速なウイルス検索実現のため,近似文字列照合のアルゴリズムの1つであるBP法(Bit Parallel Algorithm)の高速プログラム実行に関して検討する.現在ウイルス検索は,不正プログラムの特徴を定義したファイルを用意し,診断対象ファイルとの完全一致を基本としている.そのため既存ウイルスを改変した亜種ウイルスを発見することができない.この問題の解決策として近似文字列照合の応用が考えられる.そこで,高速かつ高機能なウイルス検索の実現を目指し,近似文字列照合プログラム実行の特徴解析を行った.まず,プログラム実行時に必要となるメモリ容量と実行命令の出現頻度を解析した.その結果,メモリ性能に関しては現在のプロセッサに搭載されたL1キャッシュメモリの容量で十分であることが分かった.また命令の実行頻度解析において,データ依存関係のある命令列の実行頻度に偏りがあることを見いだした.さらに,データの依存関係のある命令列に対しRFU(Reconfigurable Function Unit)を利用することで,およそ14%の性能向上を期待できることが分かった.

Language：Japanese  

本稿では,メモリ整合性検証を前提としたプロセッサ性能オーバヘッドの隠蔽技術を提案する.メモリ整合性検証では,保護対象メモリ空間の状態を安全な記憶領域に保持することで,ロードデータに対する改ざんを検出する.しかしながら,オンチップ・キャッシュやメモリバンド幅を浪費するため,プロセッサ性能に大きな悪影響を与える.この原因の1つは,プログラム実行にプロセッサが必要とするデータとメモリ整合性検証用データがキャッシュ領域で競合を引き起こすことにある.つまり,キャッシュミスに伴うメモリアクセスが発生し,その結果,プロセッサ性能が低下する.これを解決するために,衰退ラインと呼ばれるアクセス頻度の低いキャッシュ・ラインにメモリ整合性検証用データを配置する.これにより,プログラム実行に必要となるデータがキャッシュから追い出されることを防ぐ.ベンチマーク・プログラムを用いた定量定期評価を行った結果,従来の手法と比較して,平均23.8%の性能オーバヘッド削減を達成した.

Language：Japanese  

近年，より高い性能の実現を目的として１つのチップ上に複数のプロセッサコアを搭載したＣＭＰ (Chip MultiProcessor) アーキテクチャが注目されている．メモリバンド幅の制約，メモリウォール問題のさらなる深刻化を背景として，今後プロセッサシステムの高性能化を実現するには，ＣＭＰに適したメモリシステムを構築することは不可欠となる.メモリシステムの中でもオンチップ・キャッシュの構成は性能に与える影響が大きく，その主な設計選択肢としてプロセッサコア間での共有/非共有がある．本稿では，ＣＭＰにおけるキャッシュの共有と非共有によるメモリ性能への影響を解析し，Ｌ２キャッシミス率の差によりメモリ性能の優劣が異なる事を明らかにした．To achieve higher performance, ＣＭＰ (Chip MultiProcessor) is focused today. Because of narrow bus bandwidth and the memory wall problem, it is necessary to design the memory system which is suitable for CMP. In the system, on-chip cache architecture has a large impact on performance, and to decide sharing/dedicating an on-chip cache among multiple processor cores is a important choice. In this paper, we studied the difference of performance in shared-cacheCMP and dedicate-cacheCMP. We analyzed the factor which impacts memory-access-time qualitatively and quantitatively, and revealed that L2cache miss rate makes the largest gap between them.

Language：Japanese  

プロセッサにおけるソフトエラー耐性の低下が問題になっている.ソフトエラーとは,雑音が原因で回路が一時的に誤動作する現象である.信頼性を向上させるため,メモリではパリティやECC等の誤り検出/訂正コードが用いられる.しかしながら,組合せ回路にこのような誤り検出/訂正コードを加えることは難しく,多くの場合はプログラム実行を多重化(複数回実行)することでエラー検出を可能にしている.本研究では,演算結果の再利用に基づく高信頼かつ低消費エネルギーなプロセッサアーキテクチャを検討する.本手法ではプログラム中の同一命令の演算結果を演算結果再利用テーブルに保持しておき,それを再利用する.演算結果再利用テーブルはECCで保護するため,各命令の実行を多重化することなく高い信頼性を実現できる.これにより,信頼性の向上に伴う消費エネルギー・オーバーヘッドを削減する.定量的評価を行った結果,従来の多重化に基づく方式では,多重度2のとき100%であった消費エネルギー・オーバーヘッドを6.3%に削減することができた.

Language：English  

This paper presents a reconfigurable functional unit (RFU) for an adaptive dynamic extensible processor. The processor can tune its extended instructions to the target applications, after chip-fabrication, which brings about more flexibility. The custom instructions (CIs) are generated deploying the hot basic blocks during the training mode. In the normal mode, CIs are executed on the RFU. A quantitative approach was used for designing the RFU. The RFU is a matrix of functional units with 8 inputs and 6 outputs. Performance is enhanced up to 1.5 using the proposed RFU for 22 applications of Mibench. The size of configuration memory has been reduced by 40% through making the RFU partially reconfigurable, finding subsets of CIs and merging small CIs into one configuration. This processor needs no extra opcodes for CIs, new compiler, source code modification and recompilation.

Language：Japanese  

近年多くの高性能プロセッサは分岐予測器を搭載している．分岐予測ミスが発生した場合には誤った命令列が実行されるため，分岐予測精度がプロセッサの性能および消費エネルギーに与える影響は大きい．より高精度な分岐予測の実現を目的として，大規模かつ複雑な分岐予測器も提案されている．しかしながら，その結果分岐予測における消費エネルギーが増大し，プロセッサの全消費エネルギーに悪影響を及ぼすようになってきた．前述したように，分岐予測ミス時には将来無効化される命令が実行されるため，プロセッサの消費エネルギーを増加させる．したがって，高い分岐精度を維持しつつ分岐予測器の低消費エネルギー化を達成することが極めて重要となる．そこで本研究では，分岐予測精度の向上と消費エネルギーの低減を目的とし，実行経路の偏りに着目した新しい分岐予測法を提案する．プログラム中には実行頻度の高い命令列（ホットパス）が存在し，ホットパス中の分岐命令は高確率で決まった方向に分岐する．また，少数のホットパス実行時間が全実行時間の大部分を占める．提案する分岐予測法では，ホットパス中の分岐命令と分岐先を小容量のメモリに保持し，ホットパス実行中はそのメモリを参照することで分岐予測を行う．従来のGshare分岐予測器と比較した結果，提案手法の採用により分岐予測ミス率は約２２ポイント増加したが，分岐予測器の消費エネルギーを約４０％削減することができた．Modern high performance processors employ branch predictors. The accuracy of branch prediction in fluences the processor performance because the processor executes wrong instructions when a mis-prediction occurs. To improve accuracy of branch prediction, large scale and complex branch predictors have been proposed. How-ever,the energy of branch predictors has been increasing. As mentioned above, when a mis-prediction occurs, total chip energy is increased due to the execution of invalid instructions. Therefore, achieving high accuracy of branch prediction and reducing the energy consumption of the branch predictor are very important. We propose a new method to solve the issues. It is well known that there is a small number of instruction paths executed frequently in program executions. In the hotpath, branch instructions tend to be output the same execution results, i.e. the same branch direction and the same target address. Moreover, the execution time of some hotpaths have a majority of the total execution time. A method of branch prediction we propose predicts by accessing to small memory that have branch instruction address and branch target address for hotpaths. We compare this method with Gshare predictor, As a result, it is observed that although the mis-prediction rate increases by 2.2 points, we can reduce the energy consumption by 40%.

Language：Japanese  

近年多くの高性能プロセッサは分岐予測器を搭載している.分岐予測ミスが発生した場合には誤った命令列が実行されるため,分岐予測精度がプロセッサの性能および消費エネルギーに与える影響は大きい.より高精度な分岐予測の実現を目的として,大規模かつ複雑な分岐予測器も提案されている.しかしながら,その結果分岐予測における消費エネルギーが増大し,プロセッサの全消費エネルギーに悪影響を及ぼすようになってきた.前述したように,分岐予測ミス時には将来無効化される命令が実行されるため,プロセッサの消費エネルギーを増加させる.したがって,高い分岐精度を維持しつつ分岐予測器の低消費エネルギー化を達成することが極めて重要となる.そこで本研究では,分岐予測精度の向上と消費エネルギーの低減を目的とし,実行経路の偏りに着目した新しい分岐予測法を提案する.プログラム中には実行頻度の高い命令列(ホットパス)が存在し,ホットパス中の分岐命令は高確率で決まった方向に分岐する.また,少数のホットパス実行時間が全実行時間の大部分を占める.提案する分岐予測法では,ホットパス中の分岐命令と分岐先を小容量のメモリに保持し,ホットパス実行中はそのメモリを参照することで分岐予測を行う.従来のGshare分岐予測器と比較した結果,提案手法の採用により分岐予測ミス率は約2.2ポイント増加したが,分岐予測器の消費エネルギーを約40%削減することができた.

Language：Japanese  

プロセッサにおけるソフトエラー耐U性の低下が問題になっている.ソフトエラーとは 雑音が原因で回路が一時的に誤動作する現象である.信頼性を向上させるため メモリではパリティやＥＣＣ等の誤り検出/訂正コードが用いられるしかしながら 組合せ回路にこのような誤り検出/訂正コードを加えることは難しく 多くの場合はプログラム実行を多重化(複数回実行)することでエラー検出を可能にしている本研究では 演算結果の再利用に基づく高信頼かつ低消費エネルギーなプロセッサアーキテクチャを検討する本手法ではプログラム中の同一命令の演算結果を演算結果再利用テーブルに保持しておき それを再利用する.演算結果再利用テーブルはＥＣＣで保護するため 各命令の実行を多重化することなく高い信頼性を実現できるこれにより 信頼性の向上に伴う消費エネルギー・オーバーヘッドを削減する.定量的評価を行った結果 従来の多重化に基づく方式では 多重度２のとぎ100％であった消費エネルギー・オーバーヘッドを６３％に削減することができた．The decrease in the soft error tolerance in processors becomes a problem. The soft error is a phe nomenon that the circuit does not malfunctions temporarily by the noise. To improve reliability, there is parity and ECC in the memory. However, it is difficult to add the error detection/correction code in combinational circuits. It enables the error detection by multiplexing the execution program. It has the problem that increases the energy consumption. In this research, We investigate the reliable datapath by reusing execution results. It does not execute the same instruction in detail. It maintains the result in a table, and obtains the result without ALU. The table with ECC can have reliability. The energy consumption depends on the table composition. Result of examining table composition, it can adjust the amount of the increased energy consumption to 6.3%. Key words soft error, reliability, energy consumption

Language：Japanese  

Language：Japanese  

これまでに多くの低リーク・キャッシュが提案された．しかしながら，これらの手法は待機状態ラインのデータを破棄するため，ミス回数が増加し必然的に性能が低下する．そこで本稿では低リーク・キャッシュにおける性能低下抑制方式として，常活性ライン方式を提案する．具体的には，性能低下の原因となる待機状態ライン・アクセスの局所性を考慮し，アクセスが集中するラインは常活性ラインにする．これまでに提案されたCache decay方式では，15.1%程度の性能低下をもたらす事で92.7%のリーク削減率を達成した．これに対し，本稿で提案する方式を適用すると，同程度のリーク削減率90.6%を維持しつつ，性能低下を5.0%に抑制することができた．A number of techniques to reduce cache leakage energy have so far been proposed. However, in these techniques, flushing the data of a turning off line causes a new cache miss. And, the increase miss degrade processor performance. We have analyzed the detail of cache-access behavior, and have found that there is a locality of accesses to the turning-off lines. Based on this observation, we propose a cache management technique to alleviate the negative effect of low-leakage caches. In our approach, cache lines having high degree of increase-miss locality are forced to stay in the high-speed but high-leakage mode. In our evaluation, the proposed scheme worsens the performance by only 5.0% with the same degree of energy reduction of the Cache decay approach.

Language：Japanese  

本稿では、コンピュータ・システムの安全性向上を目的とした、動的プログラム認証方式を提案する。また、その安全性に関する定性的評価、ならびに、コスト/性能オーバヘッドに関する定量的評価を行う。本方式では、実行の振舞いを共通の秘密鍵情報として利用することで、1) 低い性能オーバヘッド、ならびに、2)連続的なプログラム認証、を可能にする。アプリケーション発行側では、共通秘密鍵から決定される「プログラム実行の振舞い」を実現するオブジェクト・コードを生成する。一方、利用者がわでは、専用プロファイラを用いて鍵となる実行の振舞いを動的に検出する。もし、「鍵としての実行の振舞い」 が検出できなかった場合にはプロセッサに実行停止割り込みを発行する。To challenge the security problem, we propose a hardware-base intrusion detection technique which regards the dynamic program-execution behavior as a certification key. Based on secret key. Based on secret key information, we determine an execution behavior. Then an object code which generates the determined execution behavior at run time is constructed by a secure compiler. While the program execution, a secure profiler monitors the execution behavior. If the secure profiler can not see the determined behavior, it alarms the microprocessor for terminating the current program execution. Since the viruses do not know the behavior required to continue the execution on the microprocessor, we can detect and prohibit the malicious attacks at the beginning of its execution.

Language：Japanese  

これまでに多くの低リーク・キャッシュが提案されてきた。しかしながら、これらの手法を用いると待機状態ラインへの低速なアクセスが発生するため、必然的に性能が低下する。そこで本稿では低リーク・キャッシュにおける性能低下抑制方式として、常時活性化（always-awake）ライン方式を提案する。具体的には、性能低下の原因となる待機状態ライン・アクセスの局所性を考慮し、アクセスが集中するラインは常時活性化状態にする。これまでに提案されたDrowsy方式では、15％程度の性能低下をもたらす事で84％のリーク削減率を達成した。これに対し、本稿で提案するalways-awakeラインを用いた場合、同程度のリーク削減率を維持しつつ、性能低下を8?11％に抑制することができた。A number of techniques to reduce cachu leakage energy have so far been proposed.However,in these techniques,low speed accesses to a standby mode line degrade processor performance.We have analyzed the detail of cache-access behavior,and have found that there is a locality of accesses to the standby-mode lines.Based on this observation,we prppose a cache management technique to alleviate the nagative effect of low-leakage caches.In our approach,cache lines having high degree of sleep-hit locality are forced to stay in the high-speed but high-leakage mode.In our evaluation,it has bee observed that the Drowsy cache can achieve the performance by only 8縲鰀11% with the same degree of energy reduction of the Drowsy approach.

Language：Japanese  

メモリ・ウォール問題（プロセッサ?主記憶間の性能差拡大）を解決する有効な手段の1つとして，Delinquent命令の活用がある．例えば，Delinquent命令のアドレス計算用コードを別スレッドとして生成し，これを投機実行する事でプリフェッチ精度を向上できる．しかしながら，プロセッサ?主記憶間の性能差は依然として拡大の一途を辿っており，Delinquent命令に着目したより効果的な高性能化方式の確立が望まれる．そこで本稿では，D命令に関する特徴解析を行う．具体的には，Delinquent命令の発生頻度や入力依存性，生存区間，アクセス・パタン等について調査する．本研究で得られた結果は，Delinquent命令に基づくメモリ性能高性能化技術開発の基礎データとして用いる事ができる．Recent remarkable advances of VLSI technology have been increasing processor speed and DRAM capacity dramatically. However, the advances also have introduced a large and growing performance gap between the processor and DRAM, this problem is referred to as "Memory Wall", resulting in poor total system performance in spite of higher processor performance. In order to solve this problem, researchers have been proposed high-performance techniques to alleviate the effect of delinquent memory-access instructions. In this paper, we investigate the detail of behavior of the delinquent memory-access instructions. The results presented in this paper will be useful to develop new approaches against the memory wall problem.

Language：Japanese  

マイクロプロセッサと主記憶との動作周波数差は，年々拡大する一方である．両者の周波数差は，マイクロプロセッサの性能阻害要因であり，一般的にメモリ・ウォール問題と呼ばれる．本稿では，メモリ・ウォール問題の解決策のうち，再計算に基づくメモリ・システム高性能化手法 CCC (Computing Centric Computation)を提案する．CCC は，キャッシュ・ミス頻発命令を実行する代わりに再計算を行なうことで，主記憶へのアクセス回数を削減する．本稿では，性能向上が得られる可能性があるかどうかに関する予備的な評価を行なった．評価対象ベンチマークにおいて最大 45.3% の実行サイクル数削減率を達成した．In recent years,the performance gap between microprocessor speed and main memory Latency has been increasing.This problem prevents higher throughput improvements and is well-known in the literature as the Memory-Wall Problem (MWP).This paper proposes a new method to minimize the MWP effect by means of [re-computation].The basic idea is to replace frequently cache-missed loads (or delinquent loads) with a piece of code that regenerates the missed value (recomputation code).This method can be reduce the number of main memory accesses and consequently alliviate the MWP.From the experiments,one can obtain up to 45.3% reduction on computation time for SPEC2000 benchmark programs.

Language：Japanese  

コンピュータ・システムの高い信頼性を保つためには,障害の原因となる故障を検出する必要がある.故障を検出する一般的な手法として,時間的または空間的冗長性の利用が挙げられる.しかし,それらの冗長性の実現には追加ハードウェアや実行時間の増加といった問題が生じる.本稿では,ハードウェアの大幅な変更をすることなく空間的冗長性を実現するデータパス分割方式を提案する.また,演算時に必要となる最小のビット幅を考慮し,実行時間オーバヘッドを削減する方式を提案する.最善の場合を想定し実行時間を測定した結果,冗長度2の場合で平均1.62倍,4の場合で平均3.09倍の実行時間増加となり,本手法は非常に有効であることが確認できた.

Language：Japanese  

本稿では，コンピュータ・システムの安全性向上を目的とし，それを実現するためのアーキテクチャ・アプローチとしてセキュア・キャッシュ(SCache)を提案する．また，その安全性，性能，ならびに，消費エネルギーに関する評価を行う．近年，多くのコンピュータ・ウィルスはバッファ・オーバフローを引き起こし，関数戻りアドレスを改ざんする事でプログラム実行制御を乗っ取る．この問題を回避するため，SCache は書き込まれた戻りアドレス値の複製を生成する．ベンチマーク・プログラムを用いて定量的評価を行った結果，多くのプログラムにおいて99.7%以上の戻りアドレスの安全性を保障することができた．This paper proposes an architectural support to improve computer security, called Secure Cache (SCache), and evaluates its energy/security efficiency. A number of malicious codes attempt to hijack program-execution flow by causing stack smashing that corrupts the return address stored in a stack. In order to avoid the return address corruption, SCache generates a replica data in the cache area. In our evaluation, for many benchmarks, it is observed that more than 99.7% of return-address loads can be protected.

Language：Japanese  

本稿では、オペランド再利用によるレジスタ・ファイル・アクセス数の削減手法を提案する。プログラム実行時、演算対象となるソース・オペランドはレジスタ・ファイルから読み出される。従来のプロセッサでは、2つの連続した命令が同一ソース・オペランドを必要とする場合、それぞれの命令に関してレジスタ・ファイル読出しが実行される。これに対し、提案手法では、先行命令によって読み出されたソース・オペランドの値をパイプライン・レジスタ内に保存し、後続命令のオペランド・フェッチ時に再利用する。また、RAWハザードを解決するために実装されたフォワーディング機能を活用することで、レジスタ・ファイル書込みに関するアクセス数も削減する。ベンチマーク・プログラムを用いて実験を行った結果、最大で62%のレジスタ・ファイル・アクセス数を削減できた。This paper proposes an energy reduction technique for register files. The proposed approach attempts to reuse operand data read from the register file in order to reduce the number of register-file accesses. If sequentially executed instructions, i and j, specify the same source operand, then the operand data read from the register file by the instruction i is reused for the instruction j. In this case, the operand fetch for the instruction j can be performed without register file activation, saving energy consumption. As well as the read operation, we can eliminate register-file write accesses by exploiting forwarding unit, which is used for solving RAW pipeline hazard problem. In our simulation, it is observed that the proposed approach can reduce the total number of register-file accesses by 62% from a conventional model.

Language：Japanese  

これまでに我々は,ダイレクト・マップ命令キャッシュの低消費エネルギー化を目的として,ヒストリ・ベース・タグ比較(HBTC:History Based Tag-Comparison)方式を提案した.従来型キャッシュでは,ヒット/ミス判定のために,タグ比較が毎アクセス実行される.これに対し,HBTCキャッシュでは,プログラムの実行履歴に基づき必要に応じてタグ比較を行う.そして,無駄なタグ比較処理を動的に検出・削除し,命令キャッシュの低消費エネルギー化を実現する.本稿では,これまでに提案したHBTCキャッシュを改良し,オーバヘッドの小さい新しい実現方式を示す.また,信号処理アプリケーションを中心としたベンチマーク・プログラムを用いて,性能ならびに消費エネルギーに関するより詳細な評価を行う.

Language：Japanese  

これまでに我々は,ダイレグト・マップ命令キャッシュの低消費エネルギー化を目的として,ヒストリ・ベース・タグ比較(HBTC:History Based Tag-Comparison)方式を提案した.従来型キャッシュでは,ヒット/ミス判定のために,タグ比較が毎アクセス実行される.これに対し,HBTCキャッシュでは,プログラムの実行履歴に基づき必要に応じてタグ比較を行う.そして,無駄なタグ比較処理を動的に検出・削除し,命令キャッシュの低消費エネルギー化を実現する.本稿では,これまでに提案したHBTCキャッシュを改良し,オーバヘッドの小さい新しい実現方式を示す.また,信号処理アプリケーションを中心としたベンチマーク・プログラムを用いて,性能ならびに消費エネルギーに関するより詳細な評価を行う.

Language：Japanese  

命令発行メモリ（命令ウィンドウ）の低消費電力化を目的として、適応型命令発行メモリが提案された。プログラムが有する命令レベル並列度に応じて使用可能なエントリ数（命令発行メモリ・サイズ）を動的に最適化し、負荷容量を削減することで低消費電力化できる。本稿では、更なる低消費電力化を実現するため、二電源電圧を用いた適応型命令発行メモリを提案する。従来の適応型命令発行メモリでは、単一電源電圧が用いられる。これに対し、提案手法では、命令発行メモリ・サイズを縮小した際に低電源電圧を使用する。つまり、命令発行メモリ・サイズの変更に応じて電源電圧も変化させる。CMOS 回路の消費電力は電源電圧の２乗に比例するため、低電源電圧化により大幅な消費電力の削減を期待できる。また、命令発行メモリ・サイズを縮小した場合にのみ低電源電圧を用いるため、低電源電圧化に伴う遅延時間オーバヘッドを隠蔽できる。評価を行った結果、本手法を適用することで、大幅な性能低下を伴うことなく最大３６％の命令発行メモリ消費電力を削減できた。This paper presents a novel architectural technique to reduce energy dissipation of adaptive issue queue, whose functionality is dynamically adjusted at runtime to match the changing computational demands of instruction stream. In contrast to existing schemes, the technique exploits a new freedom in queue design, namely the voltage per access. Since Since loading capacitance operated in the adaptive queue varies in time, the clock cycle budget becomes inefficiently exploited. We propose to trade-off the unused cycle time with supply voltage, lowering the voltage level when the queue functionality is reduced and increasing it with the activation of resources in the queue. Experiments show that the approach can save up to 36% of the issue queue energy without large performance and area overhead.

Language：Japanese  

本稿では，低消費エネルギー化を実現する新しい命令キャッシュ・アーキテクチャとして、ヒストリ・ベース・ルックアップ・キャッシュ（HBLキャッシュ）を提案する。また、ベンチマーク・プログラムを用いた定量的評価を行い、その有効性を明らかにする。あるデータを格納可能なキャッシュ内ロケーションが複数存在するセット・アソシアティブ・キャッシュでは、参照データが唯一のウェイにのみ存在する（ヒットの場合）。それにも関わらず、従来型キャッシュでは、アクセス時間を短縮するために全てのウェイが並列に検索される。これに対し、HBL キャッシュは、過去のタグ比較結果を再利用し、参照データ検索における無駄なウェイ・アクセスを回避することで、低消費エネルギー化を実現する。ベンチマーク・プログラムを用いた定量的評価を行った結果、従来型キャッシュと比較して、約0.2％の性能低下を伴うだけで、最大72％のキャッシュ・アクセス消費エネルギーを削減できた。This paper proposes a novel architecture for low-power instruction caches called "history-based look-up cache (HBL cache)". In conventional n-way set-associative cashes, there are ｎ locations where a cache line can be placed in the cache space, and all ways are activated on every cache access because of the parallel search strategy. On the other hand, the HBL cache attempts to reuse the tag comparison results, and reduces the cache-access energy by avoiding the unnecessary way activations. The tag-comparison results are recorded in an extended BTB (Branch Target Buffer) for branch prediction. In our evalutation, it is observed that the HBL cache reduces the energy consumption by about 72% while it degrades the performance by only 0.2%, compared with a conventional set-associative cache.

Language：Japanese  

本稿では、データ圧縮による画像処理用メモリの低消費電力化手法を提案する。画像処理システムでは、FIFOなどの逐次アクセスを基本動作とするメモリ（フレームメモリ等）が使用される。従来のメモリシステムでは、ワードデータ中に含まれる全てのビットデータが読み出し、書き込みの対象となる。これに対し、本手法では、連続するデータ間の差分情報のみを読み出し・書き込みの対象とする。これにより、活性化すべきビットライン数を削減し、低消費電力化を実現できる。一般に、連続する画素間には相関関係があるため、連続メモリ・アクセス対象データ間の差分をとることで効率的にデータ圧縮を行える。６種類の動画像データを用いて評価を行った結果、フレームメモリの消費電力を１１?１６％削減できた。This paper propses an idea for reducing power consumption of video memories through data compression. In video memory system, in-order-access memories are used, e.g., frame memory. In a conventional memory, all bitlines are activated for reading or writing. On the other hand, our approach attempts to compress the read (or write) data, and activates only bitlines corresponding to the difference-bits between the successively sccessed data. As a result, we can reduce the power consumption for the memory access by means of reducing the total number of bitline switching. In our simulation, it is ovserved that our approach can reduce the power consumption of frame memory by 11% - 16% for many video sequences.

Language：Others  

A Low-Power Instruction Cache Architecture Exploiting Program Execution Footprints

Language：Others  

DOI： 10.1007/3-540-44570-6_13

Language：English  

A High-Performance and Low-Power Cache Architecture with Speculative Way-Selection
This paper proposes a new approach to achieving high performance and low energy consumption for set-associative caches. The cache, called way-predicting set-associative cache, speculatively selects a single way, which is likely to contain the data desired by the procesor, from the set designated by a memory address, before it starts a normal cache access. By accessing only the single way predicted, instead of accessing all the ways in a set, energy consumption can be reduced. In order for the way-predicting cache to perform well, accuracy of way prediction is important. This paper shows that the accuracy of an MRU (most recently used)-based way prediction is higher than 90% for most of the benchmark programs. The proposed way-predicting cache improves the ED (energy-delay) product by 60-70% compared to the conventional set-associative cache.

Language：English  

DOI： 10.1109/SC.1999.10000