Updated on 2024/09/21

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KOJI INOUE
 
Organization
Faculty of Information Science and Electrical Engineering Department of Advanced Information Technology Professor
Center for Japan-Egypt Cooperation in Science and Technology(E-JUST Center) (Concurrent)
Research Institute for Information Technology (Concurrent)
System LSI Research Center (Concurrent)
School of Engineering Department of Electrical Engineering and Computer Science(Concurrent)
Graduate School of Information Science and Electrical Engineering Department of Information Science and Technology(Concurrent)
School of Sciences Department of Physics(Concurrent)
Joint Graduate School of Mathematics for Innovation (Concurrent)
Title
Professor
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メールアドレス
Tel
0928023793
Profile
In next social infrastructures based on advanced information technology, microprocessor systems will deeply infiltrate into our daily lives, for example, electric government, electric money, ubiquitous computing, and so on. To achieve steady social environment, we explore architectural supports for high-performance, low-energy, secure computing. We also design real VLSI chips to evaluate our ideas.
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Research Areas

  • Manufacturing Technology (Mechanical Engineering, Electrical and Electronic Engineering, Chemical Engineering) / Control and system engineering

Degree

  • Engineering

Research History

  • 株式会社 横河電機(1996年4月〜1996年12月)

    株式会社 横河電機(1996年4月〜1996年12月)

  • 福岡大学(2001年4月〜2004年8月)

Education

  • Kyushu Institute of Technology   Graduate School, Division of Information Engineering

    - 1996

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  • Kyushu Institute of Technology

    - 1996

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    Country: Japan

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  • Kyushu Institute of Technology   Faculty of Computer Science and Systems Engineering

    - 1994

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  • Kyushu Institute of Technology   School of Computer Science and Systems Engineering   Department of Artificial Intelligence

    - 1994

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    Country: Japan

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Research Interests・Research Keywords

  • Research theme:Next-Generation Computer System Architecture

    Keyword:Superconductor Computing, Quantum Computing, Photonic Computing, Processor, Multi-Core, Many-Core, Memory Architecture, SOC, HIgh-Performance, Low-Power, Dependable

    Research period: 2004.9

Awards

  • Design Contest Award Honorable Mention

    2017.8   IEEE The 23rd International Symposium on Low Power Electronics and Design (ISLPED)  

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    1.6-mW, 56-GHz Arithmetic Logic Unit Based on Superconductor Single-Flux-Quantum Logic Circuit

  • 2011年ハイパフォーマンスコンピューティングと計算科学シンポジウム 最優秀論文賞

    2011.1  

  • 平成20年度科学技術分野の文部科学大臣表彰 若手科学者賞

    2008.4   文部科学省  

  • 第15回 回路とシステム(軽井沢)ワークショップ 奨励賞

    2003.1  

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    若手奨励賞

  • 第4回 LSI IPデザイン・アワード チャレンジ賞

    2002.1  

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    LSI IPデザイン・アワード チャレンジ賞

  • 情報処理学会創立40周年記念論文賞

    2001.1  

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    情報処理学会創立40周年記念論文賞

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Papers

  • QIsim: Architecting 10+K Qubit QC Interfaces Toward Quantum Supremacy Reviewed

    Dongmoon Min, Junpyo Kim, Junhyuk Choi, Ilkwon Byun, Masamitsu Tanaka, Koji Inoue, Jangwoo Kim

    Proceedings of the 50th Annual International Symposium on Computer Architecture   1 - 16   2023.6   ISSN:10636897 ISBN:9798400700958

     More details

    Language:Others   Publishing type:Research paper (other academic)   Publisher:ACM  

    DOI: 10.1145/3579371.3589036

    Scopus

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  • Q3DE: A fault-tolerant quantum computer architecture for multi-bit burst errors by cosmic rays. Reviewed

    Yasunari Suzuki, Takanori Sugiyama, Tomochika Arai, Wang Liao, Koji Inoue, Teruo Tanimoto

    MICRO   2022-October   1110 - 1125   2022.10   ISSN:10724451 ISBN:9781665462723

     More details

  • XQsim: modeling cross-technology control processors for 10+K qubit quantum computers.

    Ilkwon Byun, Junpyo Kim, Dongmoon Min, Ikki Nagaoka, Kosuke Fukumitsu, Iori Ishikawa, Teruo Tanimoto, Masamitsu Tanaka, Koji Inoue, Jangwoo Kim

    ISCA   366 - 382   2022.6   ISSN:10636897 ISBN:9781450386104

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/3470496.3527417

    Scopus

    CiNii Research

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    Other Link: https://dblp.uni-trier.de/db/conf/isca/isca2022.html#ByunKMNFITTIK22

  • Superconductor Computing for Neural Networks.

    Koki Ishida, Ilkwon Byun, Ikki Nagaoka, Kosuke Fukumitsu, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Jangwoo Kim, Koji Inoue

    IEEE Micro   41 ( 3 )   19 - 26   2021.5

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/MM.2021.3070488

  • SuperNPU: An Extremely Fast Neural Processing Unit Using Superconducting Logic Devices.

    Koki Ishida, Ilkwon Byun, Ikki Nagaoka, Kosuke Fukumitsu, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Jangwoo Kim, Koji Inoue

    53rd Annual IEEE/ACM International Symposium on Microarchitecture(MICRO)   58 - 72   2020.10

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/MICRO50266.2020.00018

  • Analyzing and mitigating the impact of manufacturing variability in power-constrained supercomputing.

    Yuichi Inadomi, Tapasya Patki, Koji Inoue, Mutsumi Aoyagi, Barry Rountree, Martin Schulz 0001, David K. Lowenthal, Yasutaka Wada, Keiichiro Fukazawa, Masatsugu Ueda, Masaaki Kondo, Ikuo Miyoshi

    Proceedings of the International Conference for High Performance Computing, Networking, Storage and Analysis(SC)   78 - 12   2015.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2807591.2807638

  • Performance prediction of large-scale parallell system and application using macro-level simulation.

    Ryutaro Susukita, Hisashige Ando, Mutsumi Aoyagi, Hiroaki Honda, Yuichi Inadomi, Koji Inoue, Shigeru Ishizuki, Yasunori Kimura, Hidemi Komatsu, Motoyoshi Kurokawa, Kazuaki J. Murakami, Hidetomo Shibamura, Shuji Yamamura, Yunqing Yu

    Proceedings of the ACM/IEEE Conference on High Performance Computing(SC)   20 - 20   2008.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SC.2008.5220091

  • Performance evaluation of all intra Kvazaar and x265 HEVC encoders on embedded system Nvidia Jetson platform

    James R., Abo-Zahhad M., Inoue K., Sayed M.S.

    Journal of Real-Time Image Processing   21 ( 3 )   2024.5   ISSN:18618200

     More details

    Publisher:Journal of Real-Time Image Processing  

    The growing demand for high-quality video requires complex coding techniques that cost resource consumption and increase encoding time which represents a challenge for real-time processing on Embedded Systems. Kvazaar and x265 encoders are two efficient implementations of the High-Efficient Video Coding (HEVC) standard. In this paper, the performance of All Intra Kvazaar and x265 encoders on the Nvidia Jetson platform was evaluated using two coding configurations; highspeed preset and high-quality preset. In our work, we used two scenarios, first, the two encoders were run on the CPU, and based on the average encoding time Kvazaar proved to be 65.44% and 69.4% faster than x265 with 1.88% and 0.6% BD-rate improvement over x265 at high-speed and high-quality preset, respectively. In the second scenario, the two encoders were run on the GPU of the Nvidia Jetson, and the results show the average encoding time under each preset is reduced by half of the CPU-based scenario. In addition, Kvazaar is 54.5% and 56.70% faster with 1.93% and 0.45% BD-rate improvement over x265 at high-speed and high-quality preset, respectively. Regarding the scalability, the two encoders on the CPU are linearly scaled up to four threads and speed remains constant afterward. On the GPU, the two encoders are scaled linearly with the number of threads. The obtained results confirmed that, Kvazaar is more efficient and that it can be used on Embedded Systems for real-time video applications due to its high speed and performance over the x265 HEVC encoder.

    DOI: 10.1007/s11554-024-01429-5

    Scopus

  • TinyEmergencyNet: a hardware-friendly ultra-lightweight deep learning model for aerial scene image classification

    Mogaka O.M., Zewail R., Inoue K., Sayed M.S.

    Journal of Real-Time Image Processing   21 ( 2 )   2024.4   ISSN:18618200

     More details

    Publisher:Journal of Real-Time Image Processing  

    In the context of emergency response applications, real-time situational awareness is vital. Unmanned aerial vehicles (UAVs) with imagers have emerged as crucial tools for providing timely information in such scenarios. Convolutional neural networks (CNN) are effective in image processing. However, the deployment of CNN models in UAVs faces significant challenges. The CNN models involve large number of parameters and energy-costly floating-point computations beyond the memory and power available on-board the UAVs. To address these challenges, we propose a co-design optimization approach for deploying the EmergencyNet CNN model on resource-constrained UAVs. Our strategy includes channel-wise pruning to reduce the size and optimize the network architecture. Additionally, we apply additive powers-of-two (APoT) quantization to further compress the model and enhance computational efficiency. Using channel-wise network pruning we derive TinyEmergencyNet that is only 155KB in memory size and 50% smaller than EmergencyNet. This proposed approach is evaluated on Aerial Image Disaster Event Recognition (AIDER) dataset. We have achieved an F1-score of 93.6% with 4-bit APoT quantization that closely approaches the full precision (32-bit) accuracy of 94%. Furthermore, hardware-friendly bit-shifting operations as a result of APoT quantization present an added advantage in hardware accelerator implementations. This work pioneers the joint application of channel-wise pruning and non-uniform APoT quantization on EmergencyNet, presenting a suitable solution tailored for UAV-based emergency response applications.

    DOI: 10.1007/s11554-024-01430-y

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  • CFChain: A Crowdfunding Platform that Supports Identity Authentication, Privacy Protection, and Efficient Audit

    Yueyue He, Jiageng Chen, Koji Inoue

    International Conference on Algorithms and Architectures for Parallel Processing   14493 LNCS   146 - 167   2024.3   ISSN:0302-9743 ISBN:9789819708611 eISSN:1611-3349

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    Charity crowdfunding is a technique for raising funds that involves collecting modest contributions from a vast number of individuals or groups via established crowdfunding platforms or other digital avenues. The objective is to provide support for charitable organizations, social welfare initiatives, or personal requirements. The widespread adoption of the Internet and the rapid advancement of digital technology have facilitated the global dissemination and promotion of charity crowdfunding. However, crowdfunding platforms have recently experienced a decline in credibility due to various factors such as fraudulent donations, inadequate fund management, and other forms of disorder. The blockchain’s decentralization and anti-tampering features exhibit a high degree of compatibility with the requirements of a crowdfunding platform. Most current state-of-the-art techniques do not ensure the non-linkability of user identities in the face of sybil attacks, nor do they offer a streamlined auditing mechanism for crowdsourcing modest donations that simultaneously preserves transactional privacy. This paper presents a novel crowdfunding system called CFChain based on blockchain technology. Initially, the distributed identity and BLS signature are employed to establish a user authentication mechanism, enabling CFChain to withstand sybil attacks while preserving the non-linkability of user identities. Subsequently, a crowdfunding mechanism is constructed utilizing zero-knowledge proofs to facilitate streamlined auditing procedures while safeguarding donations’ confidentiality. Additionally, a security analysis of CFChain is presented. The system prototype is subsequently implemented on the Hyperledger Fabric. Empirical evidence indicates that the efficiency of CFChain is viable.

    DOI: 10.1007/978-981-97-0862-8_10

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  • Inter-Temperature Bandwidth Reduction in Cryogenic QAOA Machines

    Yosuke Ueno, Yuna Tomida, Teruo Tanimoto, Masamitsu Tanaka, Yutaka Tabuchi, Koji Inoue, Hiroshi Nakamura

    IEEE Computer Architecture Letters   23 ( 1 )   1 - 4   2024.1   ISSN:1556-6056 eISSN:1556-6064

     More details

    Language:Others   Publishing type:Research paper (scientific journal)   Publisher:Institute of Electrical and Electronics Engineers (IEEE)  

    The bandwidth limit between cryogenic and room-temperature environments is a critical bottleneck in superconducting noisy intermediate-scale quantum computers. This paper presents the first trial of algorithm-aware system-level optimization to solve this issue by targeting the quantum approximate optimization algorithm. Our counter-based cryogenic architecture using single-flux quantum logic shows exponential bandwidth reduction and decreases heat inflow and peripheral power consumption of inter-temperature cables, which contributes to the scalability of superconducting quantum computers.

    DOI: 10.1109/lca.2023.3322700

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  • Late Breaking Results: Single Flux Quantum Based Brownian Circuits for Ultra-Law-Power Computing

    Kawakami S., Ohtusbo Y., Inoue K., Tanaka M.

    Proceedings -Design, Automation and Test in Europe, DATE   2024   ISSN:15301591 ISBN:9798350348590

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    Publisher:Proceedings -Design, Automation and Test in Europe, DATE  

    This paper proposes a random walk circuit imple-mentation with single flux quantum devices, essential for Brownian circuits, to reduce processing energy consumption dramatically. SPICE-based simulation demonstrating its functional operation and random walks can be achieved via the Shapiro- Wilk test. Furthermore, we developed a Monte Carlo simulator for Brownian circuits, enabling functionality verification and computation step distribution analysis. Latency/energy evaluation using a half-adder as a case study revealed that proposed circuits could reduce energy consumption by 1/1260 and offer an opportunity for low-power computing systems.

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  • CrowdChain: A privacy-preserving crowdfunding system based on blockchain and PUF

    He Y., Inoue K.

    Peer-to-Peer Networking and Applications   2024   ISSN:19366442

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    Publisher:Peer-to-Peer Networking and Applications  

    Crowdfunding refers to the online collection of certain capital from a vast number of individuals or groups that each contribute a relatively small amount. Recently, the credibility of crowdfunding platforms has been undermined by fraudulent projects, inadequate fund management, and other forms of disorder. The decentralization and anti-tampering features of blockchain provide the possibility to solve the above problems, and many studies have proposed blockchain-based crowdfunding schemes. However, the existing state-of-the-art methods do not provide user authentication, transaction auditing, and identity management in a privacy-preserving way. Accordingly, this paper presents a novel blockchain-based crowdfunding system called CrowdChain. Initially, the distributed identity and BLS signature are employed to establish a user authentication mechanism, enabling CrowdChain to withstand Sybil attacks while preserving the non-linkability of user identities. Secondly, the physically unclonable function (PUF) is used to generate keys associated with digital identities that are not stored in external devices to resist physical attacks. Subsequently, a crowdfunding mechanism is constructed utilizing zero-knowledge proofs to facilitate streamlined auditing procedures while safeguarding the confidentiality of transactions. Additionally, the formal security analysis proves the security of the CrowdChain scheme. The system prototype is implemented on the Hyperledger Fabric. Empirical evidence indicates the viable efficiency of CrowdChain.

    DOI: 10.1007/s12083-024-01785-w

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  • Empirical Power-performance Analysis of Layer-wise CNN Inference on Single Board Computers

    Kuan Yi Ng, Aalaa M.A. Babai, Teruo Tanimoto, Satoshi Kawakami, Koji Inoue

    Journal of Information Processing   31   478 - 494   2023.7   eISSN:1882-6652

     More details

    Language:Others   Publishing type:Research paper (scientific journal)   Publisher:Information Processing Society of Japan  

    DOI: 10.2197/ipsjjip.31.478

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  • 50-GFLOPS Floating-Point Adder and Multiplier Using Gate-Level-Pipelined Single-Flux-Quantum Logic With Frequency-Increased Clock Distribution Reviewed

    Ikki Nagaoka, Ryota Kashima, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Taro Yamashita, Koji Inoue, Akira Fujimaki

    IEEE Transactions on Applied Superconductivity   33 ( 4 )   1 - 11   2023.6   ISSN:1051-8223 eISSN:1558-2515

     More details

    Language:Others   Publishing type:Research paper (scientific journal)   Publisher:Institute of Electrical and Electronics Engineers (IEEE)  

    DOI: 10.1109/tasc.2023.3250614

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  • A High-Throughput Multiply-Accumulate Unit With Long Feedback Loop Using Low-Voltage Rapid Single-Flux Quantum Circuits Reviewed

    Ikki Nagaoka, Ryota Kashima, Koki Ishida, Masamitsu Tanaka, Taro Yamashita, Takatsugu Ono, Koji Inoue, Akira Fujimaki

    IEEE Transactions on Applied Superconductivity   33 ( 3 )   1 - 8   2023.4   ISSN:1051-8223 eISSN:1558-2515

     More details

    Language:Others   Publishing type:Research paper (scientific journal)   Publisher:Institute of Electrical and Electronics Engineers (IEEE)  

    DOI: 10.1109/tasc.2023.3239329

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  • Next Generation Cryogenic Superconductor Computing: From Classical to Quantum

    Inoue Koji

    2023.4

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    Language:English  

    Moore’s Law, doubling the number of transistors in a chip every two years, has so far contributed to the evolution of computer systems. Unfortunately, we cannot expect sustainable transistor shrinking anymore, marking the beginning of the so-called post-Moore era. Therefore, it has become essential to explore emerging devices, and superconductor single-flux-quantum (SFQ) logic that operates in a 4.2- kelvin environment is a promising candidate. Josephson junctions (JJs) are used as switching elements in SFQ logic to compose a superconductor ring (SFQ ring) that can store (or trap) and transfer a single magnetic flux quantum. It fundamentally operates with the voltage pulse-driven nature that makes it possible to achieve extremely low-latency and low-energy JJ switching. This talk shares the history of our SFQ Research, e.g., revisiting microarchitecture and demonstrating over 30 GHz microprocessors, AI accelerator designs, and recently targeting quantum computers. Then, the role of computer architecture for such emerging device computing is discussed.

    CiNii Research

  • A Hybrid Opto-Electrical Floating-point Multiplier Reviewed

    Takumi Inaba, Takatsugu Ono, Koji Inoue, Satoshi Kawakami

    2022 IEEE 15th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC)   313 - 320   2022.12   ISBN:9781665464994

     More details

    Language:Others   Publishing type:Research paper (other academic)   Publisher:IEEE  

    DOI: 10.1109/mcsoc57363.2022.00057

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  • Implementation of Edge-cloud Cooperative CNN Inference on an IoT Platform Reviewed

    Yuan Wang, Hidetomo Shibamura, KuanYi Ng, Koji Inoue

    2022 IEEE 15th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC)   337 - 344   2022.12   ISBN:9781665464994

     More details

    Language:Others   Publishing type:Research paper (other academic)   Publisher:IEEE  

    DOI: 10.1109/mcsoc57363.2022.00060

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  • Design and Analysis of a Nano-photonic Processing Unit for Low-Latency Recurrent Neural Network Applications Reviewed

    Eito Sato, Koji Inoue, Satoshi Kawakami

    2022 IEEE 15th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC)   321 - 329   2022.12   ISBN:9781665464994

     More details

    Language:Others   Publishing type:Research paper (other academic)   Publisher:IEEE  

    DOI: 10.1109/mcsoc57363.2022.00058

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  • A 57.2GHz 11.2mW 8-bit General Purpose Superconductor Microprocessor with Dual-Clocking Scheme Reviewed

    Ikki Nagaoka, Ryota Kashima, Tomoki Nakano, Masamitsu Tanaka, Taro Yamashita, Koji Inoue, Akira Fujimaki

    2022 IEEE Asian Solid-State Circuits Conference (A-SSCC)   2022.11   ISBN:9781665471435

     More details

    Language:Others   Publishing type:Research paper (other academic)   Publisher:IEEE  

    DOI: 10.1109/a-sscc56115.2022.9980802

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  • An Edge Autonomous Lamp Control with Camera Feedback Reviewed

    Satoshi Matsushita, Teruo Tanimoto, Satoshi Kawakami, Takatsugu Ono, Koji Inoue

    2022 IEEE 8th World Forum on Internet of Things (WF-IoT)   2022.10   ISBN:9781665491532

     More details

    Language:Others   Publishing type:Research paper (other academic)   Publisher:IEEE  

    DOI: 10.1109/wf-iot54382.2022.10152281

    Scopus

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  • Design of Variable Bit-Width Arithmetic Unit Using Single Flux Quantum Device

    Iori Ishikawa, Ikki Nagaoka, Ryota Kashima, Koki Ishida, Kosuke Fukumitsu, Keitaro Oka, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Akira Fujimaki, Koji Inoue

    2022 IEEE International Symposium on Circuits and Systems (ISCAS)   2022-May   3547 - 3551   2022.5   ISSN:02714310 ISBN:9781665484855

     More details

    Publisher:IEEE  

    This paper presents the design of an ultra-high-speed, low-power arithmetic unit that supports variable bit-width operations with single flux quantum (SFQ) technology. Because of the high-speed nature of superconductor devices, we can achieve extremely high power-performance efficiency that cannot be achieved by state-of-the-art CMOS devices. To implement the complex function to support the variable bit-width feature, we introduce a novel circuit architecture to maintain the high-speed operation over 50GHz. Our prototype chip design successfully demonstrated 53.5GHz 1.59mW operations.

    DOI: 10.1109/iscas48785.2022.9937317

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    CiNii Research

  • Next Generation Superconductor Computer Architecture

    Koji INOUE

    TEION KOGAKU (Journal of Cryogenics and Superconductivity Society of Japan)   57 ( 6 )   382 - 383   2022   ISSN:03892441 eISSN:18800408

     More details

    Language:Japanese   Publisher:CRYOGENICS AND SUPERCONDUCTIVITY SOCIETY OF JAPAN  

    DOI: 10.2221/jcsj.57.382

    CiNii Research

  • Fast Screen Content Coding in HEVC Using Machine Learning.

    Emad Badry, Koji Inoue, Mohammed Sharaf Sayed

    IEEE Access   9   154659 - 154666   2021.11

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/ACCESS.2021.3125697

  • Demonstration of a 52-GHz Bit-Parallel Multiplier Using Low-Voltage Rapid Single-Flux-Quantum Logic Reviewed International journal

    Ikki Nagaoka, Koki Ishida, Masamitsu Tanaka, Kyosuke Sano, Taro Yamashita, Takatsugu Ono, Koji Inoue, Akira Fujimaki

    IEEE Transactions on Applied Superconductivity   31 ( 5 )   1 - 5   2021.8

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/tasc.2021.3071996

  • Decision Tree Models and Early Splitting Termination in Screen Content Extension of High Efficiency Video Coding.

    Emad Badry, Koji Inoue, Mohammed Sharaf Sayed

    IEEE Access   8   143437 - 143452   2020.8

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/ACCESS.2020.3014163

  • How Many Trials Do We Need for Reliable NISQ Computing?

    Teruo Tanimoto, Shuhei Matsuo, Satoshi Kawakami, Yutaka Tabuchi, Masao Hirokawa, Koji Inoue

    2020 IEEE Computer Society Annual Symposium on VLSI(ISVLSI)   288 - 290   2020.7

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISVLSI49217.2020.00059

  • Practical Error Modeling Toward Realistic NISQ Simulation.

    Teruo Tanimoto, Shuhei Matsuo, Satoshi Kawakami, Yutaka Tabuchi, Masao Hirokawa, Koji Inoue

    2020 IEEE Computer Society Annual Symposium on VLSI(ISVLSI)   291 - 293   2020.7

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISVLSI49217.2020.00060

  • 32 GHz 6.5 mW Gate-Level-Pipelined 4-Bit Processor using Superconductor Single-Flux-Quantum Logic

    Koki Ishida, Masamitsu Tanaka, Ikki Nagaoka, Takatsugu Ono, Satoshi Kawakami, Teruo Tanimoto, Akira Fujimaki, Koji Inoue

    2020 IEEE Symposium on VLSI Circuits, VLSI Circuits 2020 2020 IEEE Symposium on VLSI Circuits, VLSI Circuits 2020 - Proceedings   2020.6

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/VLSICircuits18222.2020.9162826

  • 32 GHz 6.5 mW Gate-Level-Pipelined 4-Bit Processor using Superconductor Single-Flux-Quantum Logic.

    Koki Ishida, Masamitsu Tanaka, Ikki Nagaoka, Takatsugu Ono, Satoshi Kawakami, Teruo Tanimoto, Akira Fujimaki, Koji Inoue

    IEEE Symposium on VLSI Circuits   1 - 2   2020.6

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/VLSICircuits18222.2020.9162826

  • Enhancing a manycore-oriented compressed cache for GPGPU

    Keitaro Oka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Inoue Koji

    Proceedings of the International Conference on High Performance Computing in Asia-Pacific Region   22 - 31   2020.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

  • Enhancing a manycore-oriented compressed cache for GPGPU.

    Keitaro Oka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    Proceedings of the International Conference on High Performance Computing in Asia-Pacific Region   22 - 31   2020.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/3368474.3368491

  • Energy Efficient Runahead Execution on a Tightly Coupled Heterogeneous Core.

    Susumu Mashimo, Ryota Shioya, Koji Inoue

    Proceedings of the International Conference on High Performance Computing in Asia-Pacific Region   207 - 216   2020.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/3368474.3368496

  • An open source FPGA-optimized out-of-order RISC-V soft processor

    Susumu Mashimo, Koji Inoue, Ryota Shioya, Akifumi Fujita, Reoma Matsuo, Seiya Akaki, Akifumi Fukuda, Toru Koizumi, Junichiro Kadomoto, Hidetsugu Irie, Masahiro Goshima

    18th International Conference on Field-Programmable Technology, ICFPT 2019 Proceedings - 2019 International Conference on Field-Programmable Technology, ICFPT 2019   63 - 71   2019.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICFPT47387.2019.00016

  • Evaluating the Impact of Energy Efficient Networks on HPC Workloads.

    Giorgis Georgakoudis, Nikhil Jain, Takatsugu Ono, Koji Inoue, Shinobu Miwa, Abhinav Bhatele

    26th IEEE International Conference on High Performance Computing, Data, and Analytics(HiPC)   301 - 310   2019.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/HiPC.2019.00044

  • An Open Source FPGA-Optimized Out-of-Order RISC-V Soft Processor.

    Susumu Mashimo, Koji Inoue, Ryota Shioya, Akifumi Fujita, Reoma Matsuo, Seiya Akaki, Akifumi Fukuda, Toru Koizumi 0001, Junichiro Kadomoto, Hidetsugu Irie, Masahiro Goshima

    International Conference on Field-Programmable Technology(FPT)   63 - 71   2019.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICFPT47387.2019.00016

  • Evaluating the Impact of Energy Efficient Networks on HPC Workloads

    Giorgis Georgakoudis, Nikhil Jain, Takatsugu Ono, Koji Inoue, Shinobu Miwa, Abhinav Bhatele

    26th Annual IEEE International Conference on High Performance Computing, HiPC 2019 Proceedings - 26th IEEE International Conference on High Performance Computing, HiPC 2019   301 - 310   2019.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/HiPC.2019.00044

  • Novel frontier of photonics for data processing—Photonic accelerator Reviewed International journal

    Novel frontier of photonics for data processing—Photonic accelerator

    4 ( 090901 )   2019.9

     More details

    Language:English  

    DOI: 10.1063/1.5108912

  • Novel frontier of photonics for data processing-Photonic accelerator Reviewed International journal

    Kitayama, Ken-ichi; Notomi, Masaya; Naruse, ; Inoue, Koji;, Koji; Kawakami, Satoshi; Uchida, Atsushi

    APL PHOTONICS   4 ( 9 )   2019.9

     More details

    Language:English  

    DOI: 10.1063/1.5108912

  • Novel frontier of photonics for data processing-Photonic accelerator Reviewed

    Ken Ichi Kitayama, Masaya Notomi, Makoto Naruse, Koji Inoue, Satoshi Kawakami, Atsushi Uchida

    APL Photonics   4 ( 9 )   2019.9

     More details

    Language:English  

    DOI: 10.1063/1.5108912

  • Efficient Autoencoder-Based Human Body Communication Transceiver for WBAN.

    Abdelhay Ali, Koji Inoue, Ahmed Shalaby 0001, Mohammed Sharaf Sayed, Sabah Mohamed Ahmed

    IEEE Access   7   117196 - 117205   2019.8

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/ACCESS.2019.2936796

  • Demonstration of an Energy-Efficient, Gate-Level-Pipelined 100 TOPS/W Arithmetic Logic Unit Based on Low-Voltage Rapid Single-Flux-Quantum Logic

    Ikki Nagaoka, Masamitsu Tanaka, Kyosuke Sano, Taro Yamashita, Akira Fujimaki, Koji Inoue

    17th IEEE International Superconductive Electronics Conference, ISEC 2019 ISEC 2019 - International Superconductive Electronics Conference   2019.7

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISEC46533.2019.8990905

  • Critical Path Based Microarchitectural Bottleneck Analysis for Out-of-Order Execution.

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   102-A ( 6 )   758 - 766   2019.6

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transfun.E102.A.758

  • ナノフォトニック・ニューラルネットワークアクセラレータ向け統合評価環境 Reviewed International journal

    川上哲志, 小野貴継, 井上弘士, 納富雅也

    電子情報通信学会論文誌   J102-A ( No.6 )   2019.6

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  • Critical Path based Microarchitectural Bottleneck Analysis for Out-of-Order Execution Reviewed International journal

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    IEICE Transactions   2019.6

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Hardware friendly algorithm for earthquakes discrimination based on wavelet filter bank and support vector machine

    Omar M. Saad, Ahmed Shalaby, Inoue Koji, Mohammed S. Sayed

    2018 Japan-Africa Conference on Electronics, Communications, and Computations, JAC-ECC 2018 2018 Proceedings of the Japan-Africa Conference on Electronics, Communications, and Computations, JAC-ECC 2018   115 - 118   2019.4

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/JEC-ECC.2018.8679531

  • Message from the Prof. Koji Inoue

    Koji Inoue

    2018 Japan-Africa Conference on Electronics, Communications, and Computations, JAC-ECC 2018 2018 Proceedings of the Japan-Africa Conference on Electronics, Communications, and Computations, JAC-ECC 2018   IV   2019.4

     More details

    Language:English  

    DOI: 10.1109/JEC-ECC.2018.8679541

  • Improving lifetime in MLC phase change memory using slow writes

    Takatsugu Ono, Zhe Chen, Inoue Koji

    2018 Japan-Africa Conference on Electronics, Communications, and Computations, JAC-ECC 2018 2018 Proceedings of the Japan-Africa Conference on Electronics, Communications, and Computations, JAC-ECC 2018   65 - 68   2019.4

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/JEC-ECC.2018.8679540

  • 29.3 A 48GHz 5.6mW Gate-Level-Pipelined Multiplier Using Single-Flux Quantum Logic

    Ikki Nagaoka, Masamitsu Tanaka, Koji Inoue, Akira Fujimaki

    2019 IEEE International Solid-State Circuits Conference, ISSCC 2019 2019 IEEE International Solid-State Circuits Conference, ISSCC 2019   460 - 462   2019.3

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISSCC.2019.8662351

  • A 48GHz 5.6mW Gate-Level-Pipelined Multiplier Using Single-Flux Quantum Logic.

    Ikki Nagaoka, Masamitsu Tanaka, Koji Inoue, Akira Fujimaki

    IEEE International Solid- State Circuits Conference(ISSCC)   460 - 462   2019.2

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISSCC.2019.8662351

  • Radio propagation characteristics-based spoofing attack prevention on wireless connected devices

    Mihiro Sonoyama, Takatsugu Ono, Haruichi Kanaya, Osamu Muta, Smruti R. Sarangi, Koji Inoue

    Journal of Information Processing   27   322 - 334   2019.1

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.2197/ipsjjip.27.322

  • Radio Propagation Characteristics-Based Spoofing Attack Prevention on Wireless Connected Devices Reviewed International journal

    Mihiro Sonoyama, Takatsugu Ono, Haruichi Kanaya, Osamu Muta, Smruti Sarangi, Koji Inoue

    IPSJ ACS   2019.1

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Performance Analysis of CPU and DRAM Power Constrained Systems with Magnetohydrodynamic Simulation Code

    Keiichiro Fukazawa, Masatsugu Ueda, Yuichi Inadomi, Mutsumi Aoyagi, Takayuki Umeda, Koji Inoue

    20th International Conference on High Performance Computing and Communications, 16th IEEE International Conference on Smart City and 4th IEEE International Conference on Data Science and Systems, HPCC/SmartCity/DSS 2018 Proceedings - 20th International Conference on High Performance Computing and Communications, 16th International Conference on Smart City and 4th International Conference on Data Science and Systems, HPCC/SmartCity/DSS 2018   626 - 631   2019.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/HPCC/SmartCity/DSS.2018.00113

  • Critical path based microarchitectural bottleneck analysis for out-of-order execution Reviewed

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E102A ( 6 )   758 - 766   2019.1

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transfun.E102.A.758

  • Radio propagation characteristics-based spoofing attack prevention on wireless connected devices Reviewed

    Mihiro Sonoyama, Takatsugu Ono, Haruichi Kanaya, Osamu Muta, Smruti R. Sarangi, Koji Inoue

    Journal of information processing   27   322 - 334   2019

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.2197/ipsjjip.27.322

  • Parallel Precomputation with Input Value Prediction for Model Predictive Control Systems Reviewed International journal

    Satoshi Kawakami, Takatsugu Ono, Toshiyuki Ohtsuka, Koji Inoue

    2018.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Situation-Based Dynamic Frame-Rate Control for On-Line Object Tracking, Reviewed

    Yusuke Inoue, Takatsugu Ono, Koji Inoue

    International Japan-Africa Conference on Electronics, Communications and Computations   129 - 132   2018.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    Situation-Based Dynamic Frame-Rate Control for On-Line Object Tracking,

    DOI: 10.1109/jec-ecc.2018.8679545

  • Improving Lifetime in MLC Phase Change Memory Using Slow Writes Reviewed

    Takatsugu Ono, Zhe Chen, Koji Inoue

    2018 International Japan-Africa Conference on Electronics, Communications and Computations (JAC-ECC)   65 - 68   2018.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/jec-ecc.2018.8679540

  • Parallel Precomputation with Input Value Prediction for Model Predictive Control Systems.

    Satoshi Kawakami, Takatsugu Ono, Toshiyuki Ohtsuka, Koji Inoue

    IEICE Transactions on Information & Systems   101-D ( 12 )   2864 - 2877   2018.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.2018PAP0003

  • Real-Time Frame-Rate Control for Energy-Efficient On-Line Object Tracking

    Yusuke INOUE, Takatsugu ONO, Koji INOUE

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E101.A ( 12 )   2297 - 2307   2018.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transfun.e101.a.2297

  • Real-Time frame-rate control for energy-efficient on-line object tracking Reviewed

    Yusuke Inoue, Takatsugu Ono, Koji Inoue

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E101A ( 12 )   2297 - 2307   2018.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transfun.E101.A.2297

  • Power management framework for post-petascale supercomputers

    Masaaki Kondo, Ikuo Miyoshi, Koji Inoue, Shinobu Miwa

    Advanced Software Technologies for Post-Peta Scale Computing The Japanese Post-Peta CREST Research Project   249 - 269   2018.12

     More details

    Language:English  

    DOI: 10.1007/978-981-13-1924-2_13

  • Parallel precomputation with input value prediction for model predictive control systems Reviewed

    Satoshi Kawakami, Takatsugu Ono, Toshiyuki Ohtsuka, Inoue Koji

    IEICE Transactions on Information and Systems   E101D ( 12 )   2864 - 2877   2018.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.2018PAP0003

  • Real-time Frame-Rate Control for Energy-Efficient On-Line Object Tracking Invited Reviewed International journal

    Yusuke Inoue, Takatsugu Ono, Koji Inoue

    IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences,   2018.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Automatic Arrival Time Detection for Earthquakes Based on Stacked Denoising Autoencoder Reviewed

    Omar M. Saad, Koji Inoue, Ahmed Shalaby, Lotfy Samy, Mohammed S. Sayed

    IEEE Geoscience and Remote Sensing Letters   15 ( 11 )   1687 - 1691   2018.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/LGRS.2018.2861218

  • Evaluating Energy-Efficiency of DRAM Channel Interleaving Schemes for Multithreaded Programs Invited Reviewed International journal

    Satoshi Imamura, Yuichiro Yasui, Koji Inoue, Takatsugu Ono, Hiroshi Sasaki, Katsuki Fujisawa

    IEICE Transactions on Information and Systems   2018.9

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • 光パスゲート論理に基づく光波長多重並列加算器(2) ~熱光学スイッチによる動作実証~

    新家 昭彦, 石原 亨, 野崎 謙悟, 北 翔太, 井上 弘士, Cong Guangwei, 山田 浩治, 納富 雅也

    応用物理学会学術講演会講演予稿集   2018.2   934 - 934   2018.9

     More details

    Language:Japanese  

    DOI: 10.11470/jsapmeeting.2018.2.0_934

  • 超伝導単一磁束量子回路による50~GHzビット並列演算マイクロプロセッサに向けた要素回路設計 Invited Reviewed

    田中雅光, 佐藤諒, 石田浩貴, 畑中湧貴, 松井祐一, 小野貴継, 井上弘士, 藤巻 朗

    2018.9

     More details

    Language:Japanese  

  • Evaluating Energy-Efficiency of DRAM Channel Interleaving Schemes for Multithreaded Programs

    Satoshi IMAMURA, Yuichiro YASUI, Koji INOUE, Takatsugu ONO, Hiroshi SASAKI, Katsuki FUJISAWA

    IEICE Transactions on Information and Systems   E101.D ( 9 )   2247 - 2257   2018.9

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.2017edp7296

  • Evaluating energy-efficiency of DRAM channel interleaving schemes for multithreaded programs Reviewed

    Satoshi Imamura, Yuichiro Yasui, Koji Inoue, Takatsugu Ono, Hiroshi Sasaki, Katsuki Fujisawa

    IEICE Transactions on Information and Systems   E101D ( 9 )   2247 - 2257   2018.9

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.2017EDP7296

  • Autoencoder based Features Extraction for Automatic Classification of Earthquakes and Explosions

    Omar M. Saad, Inoue Koji, Ahmed Shalaby, Lotfy Sarny, Mohammed S. Sayed

    17th IEEE/ACIS International Conference on Computer and Information Science, ICIS 2018 Proceedings - 17th IEEE/ACIS International Conference on Computer and Information Science, ICIS 2018   445 - 450   2018.9

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICIS.2018.8466464

  • Analyzing resource trade-offs in hardware overprovisioned supercomputers

    Ryuichi Sakamoto, Tapasya Patki, Thang Cao, Masaaki Kondo, Koji Inoue, Masatsugu Ueda, Daniel Ellsworth, Barry Rountree, Martin Schulz

    32nd IEEE International Parallel and Distributed Processing Symposium, IPDPS 2018 Proceedings - 2018 IEEE 32nd International Parallel and Distributed Processing Symposium, IPDPS 2018   526 - 535   2018.8

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IPDPS.2018.00062

  • Automatic Arrival Time Detection for Earthquakes Based on Stacked Denoising Autoencoder.

    Omar M. Saad, Koji Inoue, Ahmed Shalaby 0001, Lotfy Samy, Mohammed Sharaf Sayed

    IEEE Geoscience and Remote Sensing Letters   15 ( 11 )   1687 - 1691   2018.8

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/LGRS.2018.2861218

  • VMOR: Microarchitectural Support for Operand Access in an Interpreter.

    Susumu Mashimo, Ryota Shioya, Koji Inoue

    IEEE Computer Architecture Letters   17 ( 2 )   217 - 220   2018.8

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/LCA.2018.2866243

  • An Integrated Nanophotonic Parallel Adder Reviewed International journal

    Tohru Ishihara, Akihiko Shinya, Koji Inoue, Kengo Nozaki, and Masaya Notomi

    ACM Journal on Emerging Technologies in Computing Systems (JETC)   2018.7

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • VMOR: Microarchitectural Support for Operand Access in an Interpreter Reviewed International journal

    Mashimo, Susumu; Shioya, Ryota; Inoue, Koji

    IEEE COMPUTER ARCHITECTURE LETTERS   17 ( 2 )   217 - 220   2018.7

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/LCA.2018.2866243

  • Ultralow-latency optical circuit based on optical pass gate logic Reviewed

    Akihiko Shinya, Kengo Nozaki, Masaya Notomi, Tohru Ishihara, Koji Inoue

    NTT Technical Review   16 ( 7 )   33 - 38   2018.7

     More details

    Language:English  

  • An Integrated Nanophotonic Parallel Adder.

    Tohru Ishihara, Akihiko Shinya, Koji Inoue, Kengo Nozaki, Masaya Notomi

    ACM Journal on Emerging Technologies in Computing Systems   14 ( 2 )   26 - 20   2018.7

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1145/3178452

  • An Integrated Nanophotonic Parallel Adder Reviewed International journal

    Tohru Ishihara, Akihiko Shinya, Koji Inoue, Kengo Nozaki, and Masaya Notomi,

    ACM Journal on Emerging Technologies in Computing Systems (JETC)   Volume 14 ( Issue 2, Article No. 26 )   26:1 - 26:20   2018.6

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Performance Analysis of CPU and DRAM Power Constrained Systems with Magnetohydrodynamic Simulation Code.

    Keiichiro Fukazawa, Masatsugu Ueda, Yuichi Inadomi, Mutsumi Aoyagi, Takayuki Umeda, Koji Inoue

    20th IEEE International Conference on High Performance Computing and Communications; 16th IEEE International Conference on Smart City; 4th IEEE International Conference on Data Science and Systems(HPCC/SmartCity/DSS)   626 - 631   2018.6

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/HPCC/SmartCity/DSS.2018.00113

  • Autoencoder based Features Extraction for Automatic Classification of Earthquakes and Explosions.

    Omar M. Saad, Koji Inoue, Ahmed Shalaby 0001, Lotfy Sarny, Mohammed Sharaf Sayed

    17th IEEE/ACIS International Conference on Computer and Information Science(ICIS)   445 - 450   2018.6

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICIS.2018.8466464

  • Towards Ultra High-Speed Cryogenic Single-Flux-Quantum Computing Invited Reviewed International journal

    Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Koji Inoue

    IEICE Transactions on Electronics   2018.5

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Analyzing Resource Trade-offs in Hardware Overprovisioned Supercomputers.

    Ryuichi Sakamoto, Tapasya Patki, Thang Cao, Masaaki Kondo, Koji Inoue, Masatsugu Ueda, Daniel A. Ellsworth, Barry Rountree, Martin Schulz 0001

    2018 IEEE International Parallel and Distributed Processing Symposium(IPDPS)   526 - 535   2018.5

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IPDPS.2018.00062

  • Towards Ultra-High-Speed Cryogenic Single-Flux-Quantum Computing Invited Reviewed International journal

    Ishida, Koki; Tanaka, Masamitsu; Ono, Takatsugu; Inoue, Koji

    IEICE TRANSACTIONS ON ELECTRONICS   E101C ( 5 )   359 - 369   2018.5

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transele.E101.C.359

  • Towards Ultra-High-Speed Cryogenic Single-Flux-Quantum Computing.

    Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Koji Inoue

    IEICE Transactions on Electronics   101-C ( 5 )   359 - 369   2018.5

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transele.E101.C.359

  • CPCI Stack Metric for Accurate Bottleneck Analysis on OoO Microprocessors

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    5th International Symposium on Computing and Networking, CANDAR 2017 Proceedings - 2017 5th International Symposium on Computing and Networking, CANDAR 2017   166 - 172   2018.4

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CANDAR.2017.60

  • Wireless Spoofing-Attack Prevention Using Radio-Propagation Characteristics

    Mihiro Sonoyama, Takatsugu Ono, Osamu Muta, Haruichi Kanaya, Inoue Koji

    15th IEEE International Conference on Dependable, Autonomic and Secure Computing, 2017 IEEE 15th International Conference on Pervasive Intelligence and Computing, 2017 IEEE 3rd International Conference on Big Data Intelligence and Computing and 2017 IEEE Cyber Science and Technology Congress, DASC-PICom-DataCom-CyberSciTec 2017 Proceedings - 2017 IEEE 15th International Conference on Dependable, Autonomic and Secure Computing, 2017 IEEE 15th International Conference on Pervasive Intelligence and Computing, 2017 IEEE 3rd International Conference on Big Data Intelligence and Computing and 2017 IEEE Cyber Science and Technology Congress, DASC-PICom-DataCom-CyberSciTec 2017   502 - 510   2018.3

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DASC-PICom-DataCom-CyberSciTec.2017.94

  • Wireless Spoofing-Attack Prevention Using Radio-Propagation Characteristics

    Mihiro Sonoyama, Takatsugu Ono, Osamu Muta, Haruichi Kanaya, Koji Inoue

    Proceedings - 2017 IEEE 15th International Conference on Dependable, Autonomic and Secure Computing, 2017 IEEE 15th International Conference on Pervasive Intelligence and Computing, 2017 IEEE 3rd International Conference on Big Data Intelligence and Computing and 2017 IEEE Cyber Science and Technology Congress, DASC-PICom-DataCom-CyberSciTec 2017   2018-January   502 - 510   2018.3

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DASC-PICom-DataCom-CyberSciTec.2017.94

  • Low-latency optical parallel adder based on a binary decision diagram with wavelength division multiplexing scheme

    A. Shinya, T. Ishihara, K. Inoue, K. Nozaki, S. Kita, M. Notomi

    Optical Data Science: Trends Shaping the Future of Photonics 2018 Optical Data Science Trends Shaping the Future of Photonics   2018.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1117/12.2296842

  • Ultralow latency computation based on integrated nanophotonics

    Masaya Notomi, Kengo Nozaki, Shota Kita, Akihiko Shinya, Tohru Ishihara, Inoue Koji

    JSAP-OSA Joint Symposia, JSAP 2018 JSAP-OSA Joint Symposia, JSAP 2018   2018.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

  • Dependence Graph Model for Accurate Critical Path Analysis on Out-of-Order Processors

    2017.12

     More details

    Language:English  

  • Dependence Graph Model for Accurate Critical Path Analysis on Out-of-Order Processors.

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    Journal of Information Processing   25   983 - 992   2017.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.2197/ipsjjip.25.983

  • CPCI Stack: Metric for Accurate Bottleneck Analysis on OoO Microprocessors

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    2017 Fifth International Symposium on Computing and Networking (CANDAR)   166 - 172   2017.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/candar.2017.60

  • Production Hardware Overprovisioning Real-World Performance Optimization Using an Extensible Power-Aware Resource Management Framework

    Ryuichi Sakamoto, Thang Cao, Masaaki Kondo, Koji Inoue, Masatsugu Ueda, Tapasya Patki, Daniel Ellsworth, Barry Rountree, Martin Schulz

    31st IEEE International Parallel and Distributed Processing Symposium, IPDPS 2017 Proceedings - 2017 IEEE 31st International Parallel and Distributed Processing Symposium, IPDPS 2017   957 - 966   2017.6

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IPDPS.2017.107

  • Production Hardware Overprovisioning: Real-World Performance Optimization Using an Extensible Power-Aware Resource Management Framework.

    Ryuichi Sakamoto, Thang Cao, Masaaki Kondo, Koji Inoue, Masatsugu Ueda, Tapasya Patki, Daniel A. Ellsworth, Barry Rountree, Martin Schulz 0001

    2017 IEEE International Parallel and Distributed Processing Symposium(IPDPS)   957 - 966   2017.5

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IPDPS.2017.107

  • 単一磁束量子回路向けマイクロプロセッサのアーキテクチャ探索

    石田浩貴, 田中雅光, Takatsugu Ono, Inoue Koji

    情報処理学会論文誌   2017.3

     More details

    Language:Japanese  

  • Enhanced Dependence Graph Model for Critical Path Analysis on Modern Out-of-Order Processors.

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue, Hiroshi Sasaki 0001

    IEEE Computer Architecture Letters   16 ( 2 )   111 - 114   2017.3

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/LCA.2017.2684813

  • Enhanced Dependence Graph Model for Critical Path Analysis on Modern Out-of-Order Processors

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue, Hiroshi Sasaki

    IEEE Computer Architecture Letters   2017.3

     More details

    Language:English  

  • Power-Efficient Breadth-First Search with DRAM Row Buffer Locality-Aware Address Mapping

    Satoshi Imamura, Yuichiro Yasui, Koji Inoue, Takatsugu Ono, Hiroshi Sasaki, Katsuki Fujisawa

    2016 High Performance Graph Data Management and Processing, HPGDMP 2016 Proceedings of HPGDMP 2016 High Performance Graph Data Management and Processing - Held in conjunction with SC 2016: The International Conference for High Performance Computing, Networking, Storage and Analysis   17 - 24   2017.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/HPGDMP.2016.010

  • Preface Reviewed

    Jens Knoop, Wolfgang Karl, Martin Schulz, Koji Inoue

    30th International Conference on Architecture of Computing Systems, ARCS 2017 Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   10172 LNCS   2017.1

     More details

    Language:English  

  • An integrated optical parallel adder as a first step towards light speed data processing

    Tohru Ishihara, Akihiko Shinya, Koji Inoue, Kengo Nozaki, Masaya Notomi

    13th International SoC Design Conference, ISOCC 2016 ISOCC 2016 - International SoC Design Conference Smart SoC for Intelligent Things   123 - 124   2016.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISOCC.2016.7799721

  • Evaluating the impacts of code-level performance tunings on power efficiency

    Satoshi Imamura, Keitaro Oka, Yuichiro Yasui, Yuichi Inadomi, Katsuki Fujisawa, Toshio Endo, Koji Ueno, Keiichiro Fukazawa, Nozomi Hata, Yuta Kakibuka, Koji Inoue, Takatsugu Ono

    2016 IEEE International Conference on Big Data (Big Data)   362 - 369   2016.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/bigdata.2016.7840624

  • Single-flux-quantum cache memory architecture

    Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Koji Inoue

    13th International SoC Design Conference, ISOCC 2016 ISOCC 2016 - International SoC Design Conference Smart SoC for Intelligent Things   105 - 106   2016.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISOCC.2016.7799755

  • Power-Efficient Breadth-First Search with DRAM Row Buffer Locality-Aware Address Mapping

    Satoshi Imamura, Yuichiro Yasui, Koji Inoue, Takatsugu Ono, Hiroshi Sasaki, Katsuki Fujisawa

    2016 High Performance Graph Data Management and Processing Workshop (HPGDMP)   17 - 24   2016.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/hpgdmp.2016.010

  • Accuracy analysis of machine learning-based performance modeling for microprocessors

    Yoshihiro Tanaka, Keitaro Oka, Takatsugu Ono, Koji Inoue

    4th International Japan-Egypt Conference on Electronic, Communication and Computers, JEC-ECC 2016 Proceedings of the 2016 4th International Japan-Egypt Conference on Electronic, Communication and Computers, JEC-ECC 2016   83 - 86   2016.7

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/JEC-ECC.2016.7518973

  • An integrated optical parallel adder as a first step towards light speed data processing.

    Tohru Ishihara, Akihiko Shinya, Koji Inoue, Kengo Nozaki, Masaya Notomi

    International SoC Design Conference(ISOCC)   123 - 124   2016.7

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISOCC.2016.7799721

  • From FLOPS to BYTES Disruptive change in high-performance computing towards the post-moore era

    Satoshi Matsuoka, Hideharu Amano, Kengo Nakajima, Koji Inoue, Tomohiro Kudoh, Naoya Maruyama, Kenjiro Taura, Takeshi Iwashita, Takahiro Katagiri, Toshihiro Hanawa, Toshio Endo

    ACM International Conference on Computing Frontiers, CF 2016 2016 ACM International Conference on Computing Frontiers - Proceedings   274 - 281   2016.5

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2903150.2906830

  • From FLOPS to BYTES: disruptive change in high-performance computing towards the post-moore era.

    Satoshi Matsuoka, Hideharu Amano, Kengo Nakajima, Koji Inoue, Tomohiro Kudoh, Naoya Maruyama, Kenjiro Taura, Takeshi Iwashita, Takahiro Katagiri, Toshihiro Hanawa, Toshio Endo

    Proceedings of the ACM International Conference on Computing Frontiers   274 - 281   2016.5

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2903150.2906830

  • Accuracy analysis of machine learning-based performance modeling for microprocessors

    Yoshihiro Tanaka, Keitaro Oka, Takatsugu Ono, Koji Inoue

    2016 Fourth International Japan-Egypt Conference on Electronics, Communications and Computers (JEC-ECC)   2016.5

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/jec-ecc.2016.7518973

  • Evaluating the impacts of code-level performance tunings on power efficiency

    Satoshi Imamura, Keitaro Oka, Yuichiro Yasui, Yuichi Inadomi, Katsuki Fujisawa, Toshio Endo, Koji Ueno, Keiichiro Fukazawa, Nozomi Hata, Yuta Kakibuka, Koji Inoue, Takatsugu Ono

    4th IEEE International Conference on Big Data, Big Data 2016 Proceedings - 2016 IEEE International Conference on Big Data, Big Data 2016   362 - 369   2016.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/BigData.2016.7840624

  • Analyzing and mitigating the impact of manufacturing variability in power-constrained supercomputing

    Yuichi Inadomi, Tapasya Patki, Koji Inoue, Mutsumi Aoyagi, Barry Rountree, Martin Schulz, David Lowenthal, Yasutaka Wada, Keiichiro Fukazawa, Masatsugu Ueda, Masaaki Kondo, Ikuo Miyoshi

    International Conference for High Performance Computing, Networking, Storage and Analysis, SC 2015 Proceedings of SC 2015 The International Conference for High Performance Computing, Networking, Storage and Analysis   2015.11

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2807591.2807638

  • Message from the IEEE MCSoC-15 Program Co-Chairs Reviewed

    9th IEEE International Symposium on Embedded Multicore/Manycore SoCs, MCSoC 2015 Proceedings - IEEE 9th International Symposium on Embedded Multicore/Manycore SoCs, MCSoC 2015   xi   2015.11

     More details

    Language:English  

    DOI: 10.1109/MCSoC.2015.5

  • Characterization and cross-platform analysis of high-throughput accelerators

    Keitaro Oka, Wenhao Jia, Margaret Martonosi, Koji Inoue

    2015 15th IEEE International Symposium on Performance Analysis of Systems and Software, ISPASS 2015 ISPASS 2015 - IEEE International Symposium on Performance Analysis of Systems and Software   161 - 162   2015.4

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISPASS.2015.7095797

  • Characterization and cross-platform analysis of high-throughput accelerators.

    Keitaro Oka, Wenhao Jia, Margaret Martonosi, Koji Inoue

    2015 IEEE International Symposium on Performance Analysis of Systems and Software(ISPASS)   161 - 162   2015.4

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISPASS.2015.7095797

  • A flexible hardware barrier mechanism for many-core processors

    Takeshi Soga, Hiroshi Sasaki, Tomoya Hirao, Masaaki Kondo, Koji Inoue

    2015 20th Asia and South Pacific Design Automation Conference, ASP-DAC 2015 20th Asia and South Pacific Design Automation Conference, ASP-DAC 2015   61 - 68   2015.3

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2015.7058982

  • A flexible hardware barrier mechanism for many-core processors.

    Takeshi Soga, Hiroshi Sasaki 0001, Tomoya Hirao, Masaaki Kondo, Koji Inoue

    The 20th Asia and South Pacific Design Automation Conference(ASP-DAC)   61 - 68   2015.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2015.7058982

  • Power-capped DVFS and thread allocation with ANN models on modern NUMA systems

    Satoshi Imamura, Hiroshi Sasaki, Koji Inoue, Dimitrios S. Nikolopoulos

    32nd IEEE International Conference on Computer Design, ICCD 2014 2014 32nd IEEE International Conference on Computer Design, ICCD 2014   324 - 331   2014.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICCD.2014.6974701

  • Power-capped DVFS and thread allocation with ANN models on modern NUMA systems.

    Satoshi Imamura, Hiroshi Sasaki 0001, Koji Inoue, Dimitrios S. Nikolopoulos

    32nd IEEE International Conference on Computer Design(ICCD)   324 - 331   2014.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICCD.2014.6974701

  • Power Consumption Evaluation of an MHD Simulation with CPU Power Capping.

    Keiichiro Fukazawa, Masatsugu Ueda, Mutsumi Aoyagi, Tomonori Tsuhata, Kyohei Yoshida, Aruta Uehara, Masakazu Kuze, Yuichi Inadomi, Koji Inoue

    14th IEEE/ACM International Symposium on Cluster, Cloud and Grid Computing(CCGRID)   612 - 617   2014.7

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CCGrid.2014.47

  • Power and Performance Characterization and Modeling of GPU-Accelerated Systems.

    Yuki Abe 0001, Hiroshi Sasaki 0001, Shinpei Kato, Koji Inoue, Masato Edahiro, Martin Peres

    2014 IEEE 28th International Parallel and Distributed Processing Symposium(IPDPS)   113 - 122   2014.5

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IPDPS.2014.23

  • Power and performance characterization and modeling of GPU-accelerated systems

    Yuki Abe, Hiroshi Sasaki, Shinpei Kato, Koji Inoue, Masato Edahiro, Martin Peres

    28th IEEE International Parallel and Distributed Processing Symposium, IPDPS 2014 Proceedings - IEEE 28th International Parallel and Distributed Processing Symposium, IPDPS 2014   113 - 122   2014.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IPDPS.2014.23

  • Power consumption evaluation of an MHD simulation with CPU power capping

    Keiichiro Fukazawa, Masatsugu Ueda, Mutsumi Aoyagi, Tomonori Tsuhata, Kyohei Yoshida, Aruta Uehara, Masakazu Kuze, Yuichi Inadomi, Koji Inoue

    14th IEEE/ACM International Symposium on Cluster, Cloud and Grid Computing, CCGrid 2014 Proceedings - 14th IEEE/ACM International Symposium on Cluster, Cloud, and Grid Computing, CCGrid 2014   612 - 617   2014.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CCGrid.2014.47

  • Coordinated power-performance optimization in manycores

    Hiroshi Sasaki, Satoshi Imamura, Koji Inoue

    22nd International Conference on Parallel Architectures and Compilation Techniques, PACT 2013 PACT 2013 - Proceedings of the 22nd International Conference on Parallel Architectures and Compilation Techniques   51 - 61   2013.11

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/PACT.2013.6618803

  • Hybrid compile and run-time memory management for a 3D-stacked reconfigurable accelerator.

    Lovic Gauthier, Shinya Ueno, Koji Inoue

    International Conference on Compilers, Architecture and Synthesis for Embedded Systems(CASES)   10 - 10   2013.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CASES.2013.6662514

  • Static Mapping of Multiple Data-Parallel Applications on Embedded Many-Core SoCs.

    Junya Kaida, Yuko Hara-Azumi, Takuji Hieda, Ittetsu Taniguchi, Hiroyuki Tomiyama, Koji Inoue

    IEICE Transactions on Information & Systems   96-D ( 10 )   2268 - 2271   2013.10

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.E96.D.2268

  • Coordinated power-performance optimization in manycores.

    Hiroshi Sasaki 0001, Satoshi Imamura, Koji Inoue

    Proceedings of the 22nd International Conference on Parallel Architectures and Compilation Techniques(PACT)   51 - 61   2013.10

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/PACT.2013.6618803

  • A Prototype System for Many-core Architecture SMYLEref with FPGA Evaluation Boards

    Son-Truong NGUYEN, Masaaki KONDO, Tomoya HIRAO, Inoue Koji

    IEICE Transactions on Information and Systems   2013.8

     More details

    Language:English  

  • A Prototype System for Many-Core Architecture SMYLEref with FPGA Evaluation Boards.

    Son-Truong Nguyen, Masaaki Kondo, Tomoya Hirao, Koji Inoue

    IEICE Transactions on Information & Systems   96-D ( 8 )   1645 - 1653   2013.8

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.E96.D.1645

  • Many-core acceleration for model predictive control systems.

    Satoshi Kawakami, Akihito Iwanaga, Koji Inoue

    Proceedings of the 1st International Workshop on Many-core Embedded Systems 2013(MES)   17 - 24   2013.6

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2489068.2489071

  • Line sharing cache Exploring cache capacity with frequent line value locality

    Keitarou Oka, Hiroshi Sasaki, Koji Inoue

    2013 18th Asia and South Pacific Design Automation Conference, ASP-DAC 2013 2013 18th Asia and South Pacific Design Automation Conference, ASP-DAC 2013   669 - 674   2013.5

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2013.6509677

  • SMYLEref A reference architecture for manycore-processor SoCs

    M. Kondo, S. T. Nguyen, T. Hirao, T. Soga, H. Sasaki, K. Inoue

    2013 18th Asia and South Pacific Design Automation Conference, ASP-DAC 2013 2013 18th Asia and South Pacific Design Automation Conference, ASP-DAC 2013   561 - 564   2013.5

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2013.6509656

  • SMYLE project Toward high-performance, low-power computing on manycore-processor SoCs

    Koji Inoue

    2013 18th Asia and South Pacific Design Automation Conference, ASP-DAC 2013 2013 18th Asia and South Pacific Design Automation Conference, ASP-DAC 2013   558 - 560   2013.5

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2013.6509655

  • Hybrid compile and run-time memory management for a 3D-stacked reconfigurable accelerator

    Lovic Gauthier, Shinya Ueno, Inoue Koji

    2013 International Conference on Compilers, Architecture and Synthesis for Embedded Systems, CASES 2013 2013 International Conference on Compilers, Architecture and Synthesis for Embedded Systems, CASES 2013   2013.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CASES.2013.6662514

  • SMYLEref: A reference architecture for manycore-processor SoCs.

    Masaaki Kondo, Son Truong Nguyen, Tomoya Hirao, Takeshi Soga, Hiroshi Sasaki 0001, Koji Inoue

    18th Asia and South Pacific Design Automation Conference(ASP-DAC)   561 - 564   2013.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2013.6509656

  • SMYLE Project: Toward high-performance, low-power computing on manycore-processor SoCs.

    Koji Inoue

    18th Asia and South Pacific Design Automation Conference(ASP-DAC)   558 - 560   2013.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2013.6509655

  • Power and performance of GPU-accelerated systems: A closer look.

    Yuki Abe 0001, Hiroshi Sasaki 0001, Shinpei Kato, Koji Inoue, Masato Edahiro, Martin Peres

    Proceedings of the IEEE International Symposium on Workload Characterization(IISWC)   109 - 110   2013.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IISWC.2013.6704675

  • Line sharing cache: Exploring cache capacity with frequent line value locality.

    Keitarou Oka, Hiroshi Sasaki 0001, Koji Inoue

    18th Asia and South Pacific Design Automation Conference(ASP-DAC)   669 - 674   2013.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2013.6509677

  • Power and performance of GPU-accelerated systems A closer look

    Yuki Abe, Hiroshi Sasaki, Shinpei Kato, Koji Inoue, Masato Edahiro, Martin Peres

    2013 IEEE International Symposium on Workload Characterization, IISWC 2013 Proceedings - 2013 IEEE International Symposium on Workload Characterization, IISWC 2013   109 - 110   2013.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/IISWC.2013.6704675

  • Many-core acceleration for model predictive control systems

    Satoshi Kawakami, Akihito Iwanaga, Inoue Koji

    1st International Workshop on Many-Core Embedded Systems, MES 2013, in Conjunction with the 40th Annual IEEE/ACM International Symposium on Computer Architecture, ISCA 2013 1st International Workshop on Many-Core Embedded Systems, MES 2013 - In Conjunction with the 40th Annual IEEE/ACM International Symposium on Computer Architecture, ISCA 2013   17 - 24   2013

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2489068.2489071

  • A Three-Dimensional Integrated Accelerator.

    Farhad Mehdipour, Krishna Chaitanya Nunna, Koji Inoue, Kazuaki J. Murakami

    15th Euromicro Conference on Digital System Design(DSD)   148 - 151   2012.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DSD.2012.15

  • A three-dimensional integrated accelerator

    Farhad Mehdipour, Krishna C. Nunna, Koji Inoue, Kazuaki J. Murakami

    15th Euromicro Conference on Digital System Design, DSD 2012 Proceedings - 15th Euromicro Conference on Digital System Design, DSD 2012   148 - 151   2012.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DSD.2012.15

  • Improving performance and energy efficiency of embedded processors via post-fabrication instruction set customization.

    Hamid Noori, Farhad Mehdipour, Koji Inoue, Kazuaki J. Murakami

    The Journal of Supercomputing   60 ( 2 )   196 - 222   2012.11

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1007/s11227-010-0505-0

  • Power and Performance Analysis of GPU-Accelerated Systems.

    Yuki Abe 0001, Hiroshi Sasaki 0001, Martin Peres, Koji Inoue, Kazuaki J. Murakami, Shinpei Kato

    2012 Workshop on Power-Aware Computing Systems(HotPower)   2012.10

     More details

    Language:Others   Publishing type:Research paper (other academic)  

  • Scalability-based manycore partitioning Reviewed

    Hiroshi Sasaki, Koji Inoue, Teruo Tanimoto, Hiroshi Nakamura

    21st International Conference on Parallel Architectures and Compilation Techniques, PACT 2012 Parallel Architectures and Compilation Techniques - Conference Proceedings, PACT   107 - 116   2012.10

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1145/2370816.2370833

  • データ値の局所性を利用したライン共有キャッシュ Reviewed

    岡慶太郎, 佐々木 広, 阿部祐希, 井上 弘士, 村上 和彰

    情報処理学会論文誌ACS   5 ( 4 )   36 - 47   2012.8

     More details

    Language:Japanese  

  • コア数と動作周波数の動的変更によるメニーコア・プロセッサ性能向上手法の提案 Reviewed

    今村智史, 佐々木 広, 福本尚人, 井上 弘士, 村上 和彰

    情報処理学会論文誌ACS   5 ( 4 )   24 - 35   2012.8

     More details

    Language:Japanese  

  • Scalability-based manycore partitioning.

    Hiroshi Sasaki 0001, Teruo Tanimoto, Koji Inoue, Hiroshi Nakamura

    International Conference on Parallel Architectures and Compilation Techniques(PACT)   107 - 116   2012.2

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/2370816.2370833

  • 3次元積層LSI向けSRAM/DRAMハイブリッドキャッシュ・アーキテクチャ Reviewed

    上野 伸也, 橋口 慎哉, 福本 尚人, 井上 弘士, 村上 和彰

    情報処理学会論文誌コンピューティングシステム(ACS)   5 ( 1 )   41 - 52   2012.1

     More details

    Language:English  

    本稿では,3次元積層DRAMの利用を前提とし,大幅なチップ面積の増加をともなうことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する.3次元積層されたDRAMを大容量キャッシュとして活用することで,オフチップメモリ参照回数の劇的な削減が期待できる.しかしながら,キャッシュの大容量化はアクセス時間の増加を招くため,場合によっては性能が低下する.この問題を解決するため,提案方式では,実行対象プログラムのワーキングセット・サイズに応じて3次元積層DRAMキャッシュを選択的に活用する.ベンチマークプログラムを用いた定量的評価を行った結果,提案方式は動的制御方式により平均メモリアクセス時間を15%削減した.This paper proposes a novel cache architecture for 3D-implemented microprocessors. 3D-IC is one of the most interesting techniques to achieve high-performance, low-power VLSI systems. Stacking multiple dies makes it possible to implement microprocessor cores and large caches (or DRAM) into the same chip. Unfortunately, applying the 3D DRAM cache causes performance degradation for some programs, because increasing cache size makes access time longer. To tackle this issue, the proposed cache supports two operation modes: a fast but small SRAM cache mode and a slow but large DRAM cache mode. An appropriate operation mode is selected at run time based on the behavior of application programs. The evaluation results show that the proposed approach achieves 15% of memory performance improvement.

  • Task mapping techniques for embedded many-core SoCs.

    Junya Kaida, Takuji Hieda, Ittetsu Taniguchi, Hiroyuki Tomiyama, Yuko Hara-Azumi, Koji Inoue

    International SoC Design Conference(ISOCC)   204 - 207   2012.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISOCC.2012.6407075

  • Task mapping techniques for embedded many-core SoCs

    Junya Kaida, Takuji Hieda, Ittetsu Taniguchi, Hiroyuki Tomiyama, Yuko Hara-Azumi, Koji Inoue

    2012 International SoC Design Conference, ISOCC 2012 ISOCC 2012 - 2012 International SoC Design Conference   204 - 207   2012

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISOCC.2012.6407075

  • Performance evaluation of 3D stacked multi-core processors with temperature consideration

    Takaaki Hanada, Hiroshi Sasaki, Koji Inoue, Kazuaki Murakami

    2011 IEEE International 3D Systems Integration Conference, 3DIC 2011 2011 IEEE International 3D Systems Integration Conference, 3DIC 2011   2011.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/3DIC.2012.6263025

  • NSIM: An Interconnection Network Simulator for Extreme-Scale Parallel Computers.

    Hideki Miwa, Ryutaro Susukita, Hidetomo Shibamura, Tomoya Hirao, Jun Maki, Makoto Yoshida, Takayuki Kando, Yuichiro Ajima, Ikuo Miyoshi, Toshiyuki Shimizu, Yuji Oinaga, Hisashige Ando, Yuichi Inadomi, Koji Inoue, Mutsumi Aoyagi, Kazuaki J. Murakami

    IEICE Transactions on Information & Systems   94-D ( 12 )   2298 - 2308   2011.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transinf.E94.D.2298

  • NSIM: An Interconnection Network Simulator for Extreme-Scale Parallel Computers Reviewed

    Hideki MIWA Ryutaro SUSUKITA Hidetomo SHIBAMURA Tomoya HIRAO Jun MAKI Makoto YOSHIDA Takayuki KANDO Yuichiro AJIMA Ikuo MIYOSHI Toshiyuki SHIMIZU Yuji OINAGA Hisashige ANDO Yuichi INADOMI Koji INOUE Mutsumi AOYAGI Kazuaki MURAKAMI

    IEICE TRANSACTIONS on Information and Systems   2011.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • 3D implemented SRAM/DRAM hybrid cache architecture for high-performance and low power consumption

    Koji Inoue, Shinya Hashiguchi, Shinya Ueno, Naoto Fukumoto, Kazuaki Murakami

    54th IEEE International Midwest Symposium on Circuits and Systems, MWSCAS 2011 54th IEEE International Midwest Symposium on Circuits and Systems, MWSCAS 2011   2011.10

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/MWSCAS.2011.6026484

  • Message from the chairs Reviewed

    Naehyuck Chang, Hiroshi Nakamura, Kenichi Osada, Massimo Poncino, Koji Inoue

    17th IEEE/ACM International Symposium on Low Power Electronics and Design, ISLPED 2011 Proceedings of the International Symposium on Low Power Electronics and Design   iii - iv   2011.9

     More details

    Language:English  

    DOI: 10.1109/ISLPED.2011.5993616

  • Routing architecture and algorithms for a superconductivity circuits-based computing hardware.

    Farhad Mehdipour, Hiroaki Honda, Hiroshi Kataoka, Koji Inoue, Kazuaki J. Murakami

    Proceedings of the 24th Canadian Conference on Electrical and Computer Engineering(CCECE)   977 - 980   2011.9

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CCECE.2011.6030605

  • Performance evaluation of 3D stacked multi-core processors with temperature consideration.

    Takaaki Hanada, Hiroshi Sasaki 0001, Koji Inoue, Kazuaki J. Murakami

    2011 IEEE International 3D Systems Integration Conference (3DIC)(3DIC)   1 - 5   2011.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/3DIC.2012.6263025

  • A thermal-aware mapping algorithm for reducing peak temperature of an accelerator deployed in a 3D stack.

    Farhad Mehdipour, Krishna Chaitanya Nunna, Lovic Gauthier, Koji Inoue, Kazuaki J. Murakami

    2011 IEEE International 3D Systems Integration Conference (3DIC)(3DIC)   1 - 4   2011.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/3DIC.2012.6263034

  • 演算/メモリ性能バランスを考慮したマルチコア向けオンチップメモリ貸与法 Reviewed

    福本 尚人, 井上 弘士, 村上 和彰

    情報処理学会論文誌ACS   2011.5

     More details

    Language:English  

  • A design scheme for a reconfigurable accelerator implemented by single-flux quantum circuits.

    Farhad Mehdipour, Hiroaki Honda, Koji Inoue, Hiroshi Kataoka, Kazuaki J. Murakami

    Journal of Systems Architecture - Embedded Systems Design   57 ( 1 )   169 - 179   2011.1

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1016/j.sysarc.2010.07.009

  • A thermal-aware mapping algorithm for reducing peak temperature of an accelerator deployed in a 3D stack

    Farhad Mehdipour, Krishna Chaitanya Nunna, Lovic Gauthier, Koji Inoue, Kazuaki Murakami

    2011 IEEE International 3D Systems Integration Conference, 3DIC 2011 2011 IEEE International 3D Systems Integration Conference, 3DIC 2011   2011

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/3DIC.2012.6263034

  • Routing architecture and algorithms for a superconductivity circuits-based computing hardware

    Farhad Mehdipour, Hiroaki Honda, Hiroshi Kataoka, Koji Inoue, Kazuaki Murakami

    2011 Canadian Conference on Electrical and Computer Engineering, CCECE 2011 2011 Canadian Conference on Electrical and Computer Engineering, CCECE 2011   977 - 980   2011

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/CCECE.2011.6030605

  • Hardware and software requirements for implementing a high-performance superconductivity circuits-based accelerator

    Farhad Mehdipour, Hiroaki Honda, Koji Inoue, Kazuaki Murakami

    3rd Asia Symposium on Quality Electronic Design, ASQED 2011 Proceedings of the 3rd Asia Symposium on Quality Electronic Design, ASQED 2011   229 - 235   2011

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASQED.2011.6111751

  • Mapping scientific applications on a large-scale data-path accelerator implemented by single-flux quantum (SFQ) circuits.

    Farhad Mehdipour, Hiroaki Honda, Hiroshi Kataoka, Koji Inoue, Irina Kataeva, Kazuaki J. Murakami, Hiroyuki Akaike, Akira Fujimaki

    Design, Automation and Test in Europe(DATE)   993 - 996   2010.4

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DATE.2010.5456902

  • Mapping scientific applications on a large-scale data-path accelerator implemented by Single-Flux Quantum (SFQ) circuits

    Farhad Mehdipour, Hiroaki Honda, Hiroshi Kataoka, Koji Inoue, Irina Kataeva, Kazuaki Murakami, Hiroyuki Akaike, Akira Fujimaki

    Design, Automation and Test in Europe Conference and Exhibition, DATE 2010 DATE 10 - Design, Automation and Test in Europe   993 - 996   2010

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/date.2010.5456902

  • Rapid design space exploration of a reconfigurable instruction-set processor Reviewed

    Farhad Mehdipour, Hamid Noori, Inoue Koji, Kazuaki Murakami

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E92-A ( 12 )   3182 - 3192   2009.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transfun.E92.A.3182

  • Performance balancing Software-based on-chip memory management for effective CMP executions

    Naoto Fukumoto, Kenichi Imazato, Inoue Koji, Kazuaki Murakami

    10th MEDEA Workshop on MEmory Performance: DEaling with Applications, Systems and Architecture, MEDEA '09, held in conjunction with the Int. Conf. on Parallel Architectures and Compilation Techniques, PACT 2009 Proceedings of the 10th MEDEA Workshop on MEmory Performance DEaling with Applications, Systems and Architecture, MEDEA '09, held in conjunction with the PACT 2009 Conference   28 - 34   2009.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1145/1621960.1621966

  • Adaptive cache-line size management on 3D integrated microprocessors

    Takatsugu Ono, Inoue Koji, Kazuaki Murakami

    2009 International SoC Design Conference, ISOCC 2009 2009 International SoC Design Conference, ISOCC 2009   472 - 475   2009.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SOCDC.2009.5423920

  • ALU-array based reconfigurable accelerator for energy efficient executions

    Inoue Koji, Hamid Noori, Farhad Mehdipour, Takaaki Hanada, Kazuaki Murakami

    2009 International SoC Design Conference, ISOCC 2009 2009 International SoC Design Conference, ISOCC 2009   157 - 160   2009.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SOCDC.2009.5423898

  • Rapid Design Space Exploration of a Reconfigurable Instruction-Set Processor.

    Farhad Mehdipour, Hamid Noori, Koji Inoue, Kazuaki J. Murakami

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   92-A ( 12 )   3182 - 3192   2009.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transfun.E92.A.3182

  • Adaptive cache-line size management on 3D integrated microprocessors

    Takatsugu Ono, Koji Inoue, Kazuaki Murakami

    2009 International SoC Design Conference (ISOCC)   2009.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/socdc.2009.5423920

  • Performance balancing: software-based on-chip memory management for effective CMP executions.

    Naoto Fukumoto, Kenichi Imazato, Koji Inoue, Kazuaki J. Murakami

    MEDEA@PACT   28 - 34   2009.9

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/1621960.1621966

  • An Operand Routing Network for an SFQ Reconfigurable Data-Paths Processor Reviewed

    I. Kataeva, H. Akaike, A. Fujimaki, N. Yoshikawa, N. Takagi, K. Inoue, H. Honda, and K. Murakami

    IEEE Transactions on Applied Superconductivity   2009.6

     More details

    Language:English  

  • An operand routing network for an SFQ reconfigurable Data-Paths processor Reviewed

    Irina Kataeva, Hiroyuki Akaike, Akira Fujimaki, Nobuyuki Yoshikawa, Naofumi Takagi, Koji Inoue, Hiroaki Honda, Kazuaki Murakami

    IEEE Transactions on Applied Superconductivity   19 ( 3 )   665 - 669   2009.6

     More details

    Language:English  

    DOI: 10.1109/TASC.2009.2018534

  • Reducing On-Chip DRAM Energy via Data Transfer Size Optimization

    Takatsugu ONO, Koji INOUE, Kazuaki MURAKAMI, Kenji YOSHIDA

    IEICE Transactions on Electronics   E92-C ( 4 )   433 - 443   2009.4

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transele.e92.c.433

  • Reducing On-Chip DRAM energy via data transfer size optimization Reviewed

    Takatsugu Ono, Koji Inoue, Kazuaki Murakami, Kenji Yoshida

    IEICE Transactions on Electronics   E92-C ( 4 )   433 - 443   2009.1

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transele.E92.C.433

  • A combined analytical and simulation-based model for performance evaluation of a reconfigurable instruction set processor.

    Farhad Mehdipour, Hamid Noori, Bahman Javadi, Hiroaki Honda, Koji Inoue, Kazuaki J. Murakami

    Proceedings of the 14th Asia South Pacific Design Automation Conference(ASP-DAC)   564 - 569   2009.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2009.4796540

  • A combined analytical and simulation-based model for performance evaluation of a reconfigurable instruction set processor

    Farhad Mehdipour, Hamid Noori, Bahman Javadi, Hiroaki Honda, Koji Inoue, Kazuaki Murakami

    Asia and South Pacific Design Automation Conference 2009, ASP-DAC 2009 Proceedings of the ASP-DAC 2009 Asia and South Pacific Design Automation Conference 2009   564 - 569   2009

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2009.4796540

  • Foreword Special section on hardware and software technologies on advanced microprocessors Reviewed

    Koji Inoue, Koji Kai, Fumio Arakawa, Akihiko Inoue, Yoshio Hirose, Shorin Kyo, Keiji Kimura, Morihiro Kuga, Masaaki Kondo, Toshinori Sato, Makoto Satoh, Hiroyuki Tomiyama, Hiroshi Nakamura, Hiroo Hayashi, Masanori Hariyama, Hiroki Matsutani, Kunio Uchiyama

    IEICE Transactions on Electronics   E92-C ( 10 )   2009

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/transele.E92.C.1231

  • Analyzing the impact of data prefetching on chip multiprocessors

    Naoto Fukumoto, Tomonobu Mihara, Inoue Koji, Kazuaki Murakami

    13th IEEE Asia-Pacific Computer Systems Architecture Conference, ACSAC 2008 13th IEEE Asia-Pacific Computer Systems Architecture Conference, ACSAC 2008   2008.11

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/APCSAC.2008.4625454

  • Improved policies for Drowsy caches in embedded processors

    Junpei Zushi, Gang Zeng, Hiroyuki Tomiyama, Hiroaki Takada, Inoue Koji

    4th IEEE International Symposium on Electronic Design, Test and Applications, DELTA 2008 Proceedings - 4th IEEE International Symposium on Electronic Design, Test and Applications, DELTA 2008   362 - 367   2008.9

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DELTA.2008.70

  • Analyzing the impact of data prefetching on Chip MultiProcessors.

    Naoto Fukumoto, Tomonobu Mihara, Koji Inoue, Kazuaki J. Murakami

    13th Asia-Pacific Computer Systems Architecture Conference(ACSAC)   2008.9

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/APCSAC.2008.4625454

  • Improving energy efficiency of configurable caches via temperature-aware configuration selection

    Hamid Noori, Maziar Goudarzi, Inoue Koji, Kazuaki Murakami

    IEEE Computer Society Annual Symposium on VLSI: Trends in VLSI Technology and Design, ISVLSI 2008 Proceedings - IEEE Computer Society Annual Symposium on VLSI Trends in VLSI Technology and Design, ISVLSI 2008   363 - 368   2008.9

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISVLSI.2008.24

  • Design space exploration for a coarse grain accelerator

    Farhad Mehdipour, Hamid Noori, Morteza Saheb Zamani, Inoue Koji, Kazuaki Murakami

    2008 Asia and South Pacific Design Automation Conference, ASP-DAC 2008 Asia and South Pacific Design Automation Conference, ASP-DAC   685 - 690   2008.8

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2008.4484039

  • Enhancing energy efficiency of processor-based embedded systems through post-fabrication ISA extension.

    Hamid Noori, Farhad Mehdipour, Koji Inoue, Kazuaki J. Murakami

    Proceedings of the 2008 International Symposium on Low Power Electronics and Design(ISLPED)   241 - 246   2008.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/1393921.1393987

  • Proposal of a Desk-Side Supercomputer with Reconfigurable Data-Paths Using Rapid Single-Flux-Quantum Circuits

    N. Takagi, K. Murakami, A. Fujimaki, N. Yoshikawa, K. Inoue, and H. Honda

    IEICE Transactions on Electronics   2008.7

     More details

    Language:English  

  • A Gravity-Directed Temporal Partitioning Approach Reviewed

    F. Mehdipour, H. Noori, H. Honda, K. Inoue, and K. Murakami

    IEICE Electronics Express, Vol. 5, No. 10, pp.366-373   2008.5

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • A gravity-directed temporal partitioning approach Reviewed

    Farhad Mehdipour, Hamid Noori, Hiroaki Honda, Koji Inoue, Kazuaki Murakami

    IEICE Electronics Express   5 ( 10 )   366 - 373   2008.5

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/elex.5.366

  • A gravity-directed temporal partitioning approach.

    Farhad Mehdipour, Hamid Noori, Hiroaki Honda, Koji Inoue, Kazuaki J. Murakami

    IEICE Electronic Express   5 ( 10 )   366 - 373   2008.5

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1587/elex.5.366

  • Temperature-Aware Configurable Cache to Reduce Energy in Embedded Systems International journal

    H. Noori, M. Goudarzi, K. Inoue, and K. Murakami

    IEICE Transactions on Electronics   2008.4

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Improving Energy Efficiency of Configurable Caches via Temperature-Aware Configuration Selection.

    Hamid Noori, Maziar Goudarzi, Koji Inoue, Kazuaki J. Murakami

    IEEE Computer Society Annual Symposium on VLSI(ISVLSI)   363 - 368   2008.4

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISVLSI.2008.24

  • Temperature-Aware Configurable Cache to Reduce Energy in Embedded Systems.

    Hamid Noori, Maziar Goudarzi, Koji Inoue, Kazuaki J. Murakami

    IEICE Transactions on Electronics   91-C ( 4 )   418 - 431   2008.4

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietele/e91-c.4.418

  • A reconfigurable functional unit with conditional execution for multi-exit custom instructions Reviewed

    Hamid Noori, Farhad Mehdipour, Inoue Koji, Kazuaki Murakami

    IEICE Transactions on Electronics   E91-C ( 4 )   497 - 508   2008.4

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietele/e91-c.4.497

  • Proposal of a Desk-Side Supercomputer with Reconfigurable Data-Paths Using Rapid Single-Flux-Quantum Circuits.

    Naofumi Takagi, Kazuaki J. Murakami, Akira Fujimaki, Nobuyuki Yoshikawa, Koji Inoue, Hiroaki Honda

    IEICE Transactions on Electronics   91-C ( 3 )   350 - 355   2008.3

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietele/e91-c.3.350

  • Improved Policies for Drowsy Caches in Embedded Processors.

    Junpei Zushi, Gang Zeng, Hiroyuki Tomiyama, Hiroaki Takada, Koji Inoue

    4th IEEE International Symposium on Electronic Design, Test and Applications(DELTA)   362 - 367   2008.3

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DELTA.2008.70

  • Design space exploration for a coarse grain accelerator.

    Farhad Mehdipour, Hamid Noori, Morteza Saheb Zamani, Koji Inoue, Kazuaki J. Murakami

    Proceedings of the 13th Asia South Pacific Design Automation Conference(ASP-DAC)   685 - 690   2008.3

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ASPDAC.2008.4484039

  • An architecture framework for an adaptive extensible processor.

    Hamid Noori, Farhad Mehdipour, Kazuaki J. Murakami, Koji Inoue, Morteza Saheb Zamani

    The Journal of Supercomputing   45 ( 3 )   313 - 340   2008.2

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1007/s11227-008-0174-4

  • A Reconfigurable Functional Unit with Conditional Execution for Multi-Exit Custom Instructions.

    Hamid Noori, Farhad Mehdipour, Koji Inoue, Kazuaki J. Murakami

    IEICE Transactions on Electronics   91-C ( 4 )   497 - 508   2008.1

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietele/e91-c.4.497

  • Enhancing energy efficiency of processor-based embedded systems through post-fabrication ISA extension

    Hamid Noori, Farhad Mehdipour, Koji Inoue, Kazuaki Murakami

    ISLPED'08: 13th ACM/IEEE International Symposium on Low Power Electronics and Design ISLPED'08 Proceedings of the 2008 International Symposium on Low Power Electronics and Design   241 - 246   2008

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1145/1393921.1393987

  • Performance prediction of large-scale parallell system and application using macro-level simulation

    Ryutaro Susukita, Yasunori Kimura, Hisashige Ando, Hidemi Komatsu, Mutsumi Aoyagi, Motoyoshi Kurokawa, Hiroaki Honda, Kazuaki J. Murakami, Yuichi Inadomi, Hidetomo Shibamura, Koji Inoue, Shuji Yamamura, Shigeru Ishizuki, Yunqing Yu

    2008 SC - International Conference for High Performance Computing, Networking, Storage and Analysis, SC 2008 2008 SC - International Conference for High Performance Computing, Networking, Storage and Analysis, SC 2008   2008

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SC.2008.5220091

  • Performance evaluation of a reconfigurable set processor

    Farhad Mehdipour, Hamid Noori, Hiroaki Honda, Koji Inoue, Kazuaki Murakami

    2008 International SoC Design Conference, ISOCC 2008 2008 International SoC Design Conference, ISOCC 2008   I184 - I187   2008

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SOCDC.2008.4815603

  • Improving Performance and Energy Saving in a Reconfigurable Processor via Accelerating Control Data Flow Graphs

    F. Mehdipour, H. Noori, M. S. Zamani, K. Inoue, and K. Murakami

    IEICE Transactions on Electronics   2007.12

     More details

    Language:English  

  • Improving Performance and Energy Saving in a Reconfigurable Processor via Accelerating Control Data Flow Graphs.

    Farhad Mehdipour, Hamid Noori, Morteza Saheb Zamani, Koji Inoue, Kazuaki J. Murakami

    IEICE Transactions on Information & Systems   90-D ( 12 )   1956 - 1966   2007.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietisy/e90-d.12.1956

  • At the cutting edge of a petascale computing world An overview of Petascale System Interconnect project

    Kazuaki J. Murakami, Feng Long Gu, Mutsumi Aoyagi, Takeshi Nanri, Koji Inoue

    5th International Conference on Computational Methods in Science and Engineering, ICCMSE 2007 Computational Methods in Science and Engineering - Theory and Computation Old Problems and New Challenges, Lectures Presented at the Int. Conf. Computational Methods in Sci. Eng. 2007 ICCMSE 2007   23 - 38   2007.12

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1063/1.2827008

  • Design of a reconfigurable data-path prototype in the single-flux-quantum circuit Reviewed

    S. Iwasaki, M. Tanaka, Y. Yamanashi, H. Park, H. Akaike, A. Fujimaki, N. Yoshikawa, N. Takagi, K. Murakami, H. Honda, K. Inoue

    Superconductor Science and Technology   20 ( 11 )   S328 - S331   2007.11

     More details

    Language:English  

    DOI: 10.1088/0953-2048/20/11/S06

  • A Next-Generation Enterprise Server System with Advanced Cache Coherence Chips

    M. Sakamoto, A. Katsuno, G. Sugizaki, T. Yoshida, A. Inoue, K. Inoue, and K. Murakami

    IEICE Transactions on Electronics   2007.10

     More details

    Language:English  

  • A Next-Generation Enterprise Server System with Advanced Cache Coherence Chips.

    Mariko Sakamoto, Akira Katsuno, Go Sugizaki, Toshio Yoshida, Aiichiro Inoue, Koji Inoue, Kazuaki J. Murakami

    IEICE Transactions on Electronics   90-C ( 10 )   1972 - 1982   2007.10

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietele/e90-c.10.1972

  • Multi-physics Extension of OpenFMO Framework

    Toshiya Takami, Jun Maki, Jun-ichi Ooba, Yuichi Inadomi, Hiroaki Honda, Ryutaro Susukita, Koji Inoue, Taizo Kobayashi, Rie Nogita, Mutsumi Aoyagi

    CoRR   abs/0707.2630   2007.9

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

  • メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法

    小野貴継 井上弘士 村上和彰

    情報処理学会論文誌 コンピューティングシステム   2007.8

     More details

    Language:Japanese  

  • メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法

    小野 貴継, 井上 弘士, 村上 和彰

    情報処理学会論文誌コンピューティングシステム(ACS)   48 ( 13 )   203 - 213   2007.8

     More details

    Language:Japanese  

    本稿では、高速かつ正確なメモリアーキテクチャ・シミュレーション法を提案する。一般に、メモリアーキテクチャの評価には、メモリ参照のアドレス・トレースに基づいたシミュレーションを行う。しかしながら、評価対象の増加により、評価時間が長くなる傾向にある。トレースに基づくシミュレーションにおいて、1 回あたりのシミュレーション時間はアドレス・トレースの削減によって短縮できるが、精度が低下するという問題がある。そこで、本手法はメモリアクセスの特徴を活用して高い精度維持しつつトレース・サイズを削減し、シミュレーション時間の短縮を実現する。キャッシュ性能測定に基づく評価実験の結果、本手法はトレース・サイズを平均 98.8%削減し、そのときのキャッシュ・ミス率の予測誤差は平均 0.067 パーセンテージ・ポイントであった。This paper proposes a fast and accurate memory architecture simulation technique. To design memory architecture, the first steps commonly involve using trace-driven simulation. However, expanding the design space makes the evaluation time increase. A fast simulation is achieved by a trace size reduction, but it reduces the simulation accuracy. Our approach can reduce the simulation time while maintaining the accuracy of the simulation results. In order to evaluate validity of proposed technique, we measured the cache miss ratio. In our evaluation, the proposed technique reduces the trace size 98.8% and cache miss ratio differs from 0.067 percentage point on an average.

    DOI: 10.15017/8308

  • 通信タイミングを考慮した衝突削減のためのMPIランク配置最適化技術

    森江善之, 末安直樹 松本透, 南里豪志, 石畑宏明, 井上弘士, 村上和彰

    情報処理学会論文誌 コンピューティングシステム   2007.8

     More details

    Language:Japanese  

  • Handling Control Data Flow Graphs for a Tightly Coupled Reconfigurable Accelerator.

    Hamid Noori, Farhad Mehdipour, Morteza Saheb Zamani, Koji Inoue, Kazuaki J. Murakami

    Embedded Software and Systems(ICESS)   249 - 260   2007.5

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1007/978-3-540-72685-2_24

  • Interactive presentation: Generating and executing multi-exit custom instructions for an adaptive extensible processor.

    Hamid Noori, Farhad Mehdipour, Kazuaki J. Murakami, Koji Inoue, Maziar Goudarzi

    2007 Design, Automation and Test in Europe Conference and Exposition(DATE)   325 - 330   2007.4

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DATE.2007.364612

  • The effect of temperature on cache size tuning for low energy embedded systems.

    Hamid Noori, Maziar Goudarzi, Koji Inoue, Kazuaki J. Murakami

    Proceedings of the 17th ACM Great Lakes Symposium on VLSI 2007   453 - 456   2007.3

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/1228784.1228891

  • The Effect of Nanometer-Scale Technologies on the Cache Size Selection for Low Energy Embedded Systems.

    Hamid Noori, Maziar Goudarzi, Koji Inoue, Kazuaki J. Murakami

    Proceedings of the 2007 International Conference on Embedded Systems & Applications(ESA)   169 - 176   2007.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

  • Generating and executing multi-exit custom instructions for an adaptive extensible processor

    Hamid Noon, Farhad Mehdipour, Kazuaki Murakami, Koji Inoue, Maziar Goudarzi

    2007 Design, Automation and Test in Europe Conference and Exhibition Proceedings - 2007 Design, Automation and Test in Europe Conference and Exhibition, DATE 2007   325 - 330   2007

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/DATE.2007.364612

  • The effect of temperature on cache size tuning for low energy embedded systems

    Hamid Noori, Maziar Goudarzi, Koji Inoue, Kazuaki Murakami

    17th Great Lakes Symposium on VLSI, GLSVLSI'07 GLSVLSI'07 Proceedings of the 2007 ACM Great Lakes Symposium on VLSI   453 - 456   2007

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1145/1228784.1228891

  • Multi-physics extension of OpenFMO framework

    Toshiya Takami, Jun Maki, Jun'ichi Ooba, Yuuichi Inadomi, Hiroaki Honda, Ryutaro Susukita, Koji Inoue, Taizo Kobayashi, Rie Nogita, Mutsumi Aoyagi

    International Conference on Computational Methods in Science and Engineering 2007, ICCMSE 2007 Computation in Modern Science and Engineering - Proceedings of the International Conference on Computational Methods in Science and Engineering 2007 (ICCMSE 2007)   122 - 125   2007

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1063/1.2835969

  • Implementation and evaluation of Fock matrix calculation program on the Cell processor

    Hiroaki Honda, Tetsuo Hayashi, Yuichi Inadomi, Koji Inoue, Kazuaki J. Murakami

    International Conference on Computational Methods in Science and Engineering 2007, ICCMSE 2007 Computation in Modern Science and Engineering - Proceedings of the International Conference on Computational Methods in Science and Engineering 2007 (ICCMSE 2007)   64 - 67   2007

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1063/1.2836167

  • Handling control data flow graphs for a tightly coupled reconfigurable accelerator

    Hamid Noori, Farhad Mehdipour, Morteza Saheb Zamani, Koji Inoue, Kazuaki Murakami

    3rd International Conference on Embedded Software and Systems, ICESS 2007 Embedded Software and Systems - Third International Conference, ICESS 2007, Proceedings   249 - 260   2007

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1007/978-3-540-72685-2_24

  • Return Address Protection on Cache Memories.

    Koji Inoue

    IEICE Transactions on Electronics   89-C ( 12 )   1937 - 1947   2006.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietele/e89-c.12.1937

  • Supporting A Dynamic Program Signature: An Intrusion Detection Framework for Microprocessors.

    Koji Inoue

    13th IEEE International Conference on Electronics, Circuits, and Systems(ICECS)   160 - 163   2006.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICECS.2006.379744

  • Lock and Unlock: A Data Management Algorithm for A Security-Aware Cache.

    Koji Inoue

    13th IEEE International Conference on Electronics, Circuits, and Systems(ICECS)   1093 - 1096   2006.12

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICECS.2006.379629

  • Special section on VLSI Design and CAD Algorithms Reviewed

    Hidetoshi Onodera, Makoto Ikeda, Tohru Ishihara, Tsuyoshi Isshiki, Koji Inoue, Kenichi Okada, Seiji Kajihara, Mineo Kaneko, Hiroshi Kawaguchi, Shinji Kimura, Morihiro Kuga, Atsushi Kurokawa, Takashi Sato, Toshiyuki Shibuya, Yoichi Shiraishi, Kazuyoshi Takagi, Atsushi Takahashi, Yoshinori Takeuchi, Nozomu Togawa, Hiroyuki Tomiyama, Yuichi Nakamura, Kiyoharu Hamaguchi, Yukiya Miura, Shin Ichi Minato, Ryuichi Yamaguchi, Masaaki Yamada, Yasushi Yuminaka, Takayuki Watanabe, Masanori Hashimoto, Masayuki Miyazaki

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E89-A ( 12 )   3377   2006.12

     More details

    Language:English  

    DOI: 10.1093/ietfec/e89-a.12.3377

  • An Integrated Temporal Partitioning and Mapping Framework for Handling Custom Instructions on a Reconfigurable Functional Unit.

    Farhad Mehdipour, Hamid Noori, Morteza Saheb Zamani, Kazuaki J. Murakami, Mehdi Sedighi, Koji Inoue

    Advances in Computer Systems Architecture   219 - 230   2006.9

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1007/11859802_18

  • Custom Instruction Generation Using Temporal Partitioning Techniques for a Reconfigurable Functional Unit.

    Farhad Mehdipour, Hamid Noori, Morteza Saheb Zamani, Kazuaki J. Murakami, Koji Inoue, Mehdi Sedighi

    Embedded and Ubiquitous Computing(EUC)   722 - 731   2006.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1007/11802167_73

  • A Reconfigurable Functional Unit for an Adaptive Dynamic Extensible Processor.

    Hamid Noori, Farhad Mehdipour, Kazuaki J. Murakami, Koji Inoue, Morteza Saheb Zamani

    Proceedings of the 2006 International Conference on Field Programmable Logic and Applications (FPL)(FPL)   1 - 4   2006.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/FPL.2006.311313

  • A reconfigurable functional unit for an adaptive dynamic extensible processor

    Hamid Noori, Farhad Mehdipour, Kazuaki Murakami, Koji Inoue, Morteza Sahebzamani

    2006 International Conference on Field Programmable Logic and Applications, FPL Proceedings - 2006 International Conference on Field Programmable Logic and Applications, FPL   781 - 784   2006

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/FPL.2006.311313

  • Supporting a dynamic program signature An intrusion detection framework for microprocessors

    Koji Inoue

    ICECS 2006 - 13th IEEE International Conference on Electronics, Circuits and Systems ICECS 2006 - 13th IEEE International Conference on Electronics, Circuits and Systems   160 - 163   2006

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICECS.2006.379744

  • Lock and unlock A data management algorithm for a security-aware cache

    Koji Inoue

    ICECS 2006 - 13th IEEE International Conference on Electronics, Circuits and Systems ICECS 2006 - 13th IEEE International Conference on Electronics, Circuits and Systems   1093 - 1096   2006

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICECS.2006.379629

  • Custom instruction generation using temporal partitioning techniques for a reconfigurable functional unit

    Farhad Mehdipour, Hamid Noon, Morteza Saheb Zamani, Kazuaki Murakami, Koji Inoue, Mehdi Sedighi

    International Conference on Embedded and Ubiquitous Computing, EUC 2006 Embedded and Ubiquitous Computing - International Conference, EUC 2006, Proceedings   722 - 731   2006

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1007/11802167_73

  • An integrated temporal partitioning and mapping framework for handling custom instructions on a reconfigurable functional unit

    Farhad Mehdipour, Hamid Noori, Morteza Saheb Zamani, Kazuaki Murakami, Mehdi Sedighi, Koji Inoue

    11th Asia-Pacific Conference on Advances in Computer Systems Architecture, ACSAC 2006 Advances in Computer Systems Architecture - 11th Asia-Pacific Conference, ACSAC 2006, Proceedings   219 - 230   2006

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1007/11859802_18

  • Adaptive Mode Control for Low-Power Caches Based on Way-Prediction Accuracy.

    Hidekazu Tanaka, Koji Inoue

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   88-A ( 12 )   3274 - 3281   2005.12

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietfec/e88-a.12.3274

  • A Cost Effective Spacial Redundancy with Data-Path Partitioning.

    Shigeharu Matsusaka, Koji Inoue

    Third International Conference on Information Technology and Applications (ICITA 2005)   51 - 56   2005.7

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICITA.2005.7

  • Quantitative Evaluation of State-Preserving Leakage Reduction Algorithm for L1 Data Caches.

    Reiko Komiya, Koji Inoue, Vasily G. Moshnyaga, Kazuaki J. Murakami

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   88-A ( 4 )   862 - 868   2005.4

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1093/ietfec/e88-a.4.862

  • Energy-security tradeoff in a secure cache architecture against buffer overflow attacks.

    Koji Inoue

    SIGARCH Computer Architecture News   33 ( 1 )   81 - 89   2005.3

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

    DOI: 10.1145/1055626.1055638

  • Low-power cache design

    Vasily G. Moshnyaga, Koji Inoue

    Low-Power Processors and Systems on Chips   8 - 1-8-21   2005.1

     More details

    Language:English  

  • A cost effective spatial redundancy with data-path partitioning

    Shigeharu Matsusaka, Koji Inoue

    3rd International Conference on Information Technology and Applications, ICITA 2005 Proceedings - 3rd International Conference on Information Technology and Applications, ICITA 2005   51 - 56   2005

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICITA.2005.7

  • A low-power I-cache design with tag-comparison reuse.

    Koji Inoue, Hidekazu Tanaka, Vasily G. Moshnyaga, Kazuaki J. Murakami

    Proceedings of the 2004 International Symposium on System-on-Chip(SoC)   61 - 67   2004.11

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ISSOC.2004.1411147

  • Low-power cache design

    Vasily G. Moshnyaga, Inoue Koji

    Low-Power Electronics Design   25 - 1-25-21   2004.1

     More details

    Language:English  

  • A low-power I-cache design with tag-comparison reuse

    Koji Inoue, Hidekazu Tanaka, Vasily G. Moshnyaga, Kazuaki Murakami

    2004 International Symposium on System-on-Chip 2004 International Symposium on System-on-Chip Proceedings   61 - 67   2004

     More details

    Language:English   Publishing type:Research paper (other academic)  

  • Designing a TCP/IP core for power consumption analysis

    Kenichi Tanamachi, Inoue Koji, Vasily G. Moshnyaga

    Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits   412 - 413   2004

     More details

    Language:English   Publishing type:Research paper (other academic)  

  • Reducing Access Count to Register-Files through Operand Reuse.

    Hiroshi Takamura, Koji Inoue, Vasily G. Moshnyaga

    Advances in Computer Systems Architecture   112 - 121   2003.9

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1007/978-3-540-39864-6_10

  • Instruction Encoding for Reducing Power Consumption of I-ROMs Based on Execution Locality.

    Koji Inoue, Vasily G. Moshnyaga, Kazuaki J. Murakami

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   86-A ( 4 )   799 - 805   2003.4

     More details

    Language:Others   Publishing type:Research paper (scientific journal)  

  • A zero-value prediction technique for fast DCT computation

    Y. Nishida, Inoue Koji, V. G. Moshnyaga

    2003 IEEE Workshop on Signal Processing Systems, SIPS 2003 2003 IEEE Workshop on Signal Processing Systems Design and Implementation, SIPS 2003   2003-January   165 - 170   2003.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SIPS.2003.1235663

  • Dynamic tag-check omission A low power instruction cache architecture exploiting execution footprints

    Koji Inoue, Vasily Moshnyaga, Kazuaki Murakami

    2nd International Workshop on Power-Aware Computer Systems, PACS 2002 Power-Aware Computer Systems - 2nd International Workshop, PACS 2002, Revised Papers   18 - 32   2003

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1007/3-540-36612-1_2

  • Multiplier energy reduction through bypassing of partial products.

    Jun-ni Ohban, Vasily G. Moshnyaga, Koji Inoue

    IEEE Asia Pacific Conference on Circuits and Systems 2002   13 - 17   2002.10

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/APCCAS.2002.1115097

  • Reducing power consumption of instruction ROMs by exploiting instruction frequency.

    Koji Inoue, Vasily G. Moshnyaga, Kazuaki J. Murakami

    IEEE Asia Pacific Conference on Circuits and Systems 2002   1 - 6   2002.10

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/APCCAS.2002.1115094

  • A history-based I-cache for low-energy multimedia applications.

    Koji Inoue, Vasily G. Moshnyaga, Kazuaki J. Murakami

    Proceedings of the 2002 International Symposium on Low Power Electronics and Design(ISLPED)   148 - 153   2002.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/566408.566447

  • Reducing energy consumption of video memory by bit-width compression.

    Vasily G. Moshnyaga, Koji Inoue, Mizuka Fukagawa

    Proceedings of the 2002 International Symposium on Low Power Electronics and Design(ISLPED)   142 - 147   2002.8

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1145/566408.566446

  • Omitting cache look-up for high-performance, low-power microprocessors Reviewed

    K Inoue, VG Moshnyaga, K Murakami

    IEICE TRANSACTIONS ON ELECTRONICS   E85C ( 2 )   279 - 287   2002.2

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • Dynamic Tag-Check Omission: A Low Power Instruction Cache Architecture Exploiting Execution Footprints.

    Koji Inoue, Vasily G. Moshnyaga, Kazuaki J. Murakami

    Power-Aware Computer Systems(PACS)   18 - 32   2002.2

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1007/3-540-36612-1_2

  • Trends in high-performance, low-power cache memory architectures Reviewed

    K Inoue, VG Moshnyaga, K Murakami

    IEICE TRANSACTIONS ON ELECTRONICS   E85C ( 2 )   304 - 314   2002.2

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  • A Low Energy Set-Associative I-Cache with Extended BTB.

    Koji Inoue, Vasily G. Moshnyaga, Kazuaki J. Murakami

    20th International Conference on Computer Design (ICCD 2002), VLSI in Computers and Processors(ICCD)   187   2002.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1109/ICCD.2002.1106768

  • Register File Energy Reduction by Operand Data Reuse.

    Hiroshi Takamura, Koji Inoue, Vasily G. Moshnyaga

    Integrated Circuit Design. Power and Timing Modeling, Optimization and Simulation(PATMOS)   278 - 288   2002.1

     More details

    Language:Others   Publishing type:Research paper (other academic)  

    DOI: 10.1007/3-540-45716-X_28

  • Register file energy reduction by operand data reuse

    Hiroshi Takamura, Koji Inoue, Vasily G. Moshnyaga

    12th International Workshop on Power and Timing Modeling, Optimization and Simulation, PATMOS 2002 Integrated Circuit Design Power and Timing Modeling, Optimization and Simulation - 12th International Workshop, PATMOS 2002, Proceedings   278 - 288   2002.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1007/3-540-45716-x_28

  • Multiplier energy reduction through bypassing of partial products

    Jun Ni Ohban, V. G. Moshnyaga, K. Inoue

    Asia-Pacific Conference on Circuits and Systems, APCCAS 2002 Proceedings - APCCAS 2002 Asia-Pacific Conference on Circuits and Systems   13 - 17   2002.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/APCCAS.2002.1115097

  • Reducing power consumption of instruction ROMs by exploiting instruction frequency

    K. Inoue, V. G. Moshnyaga, K. Murakami

    Asia-Pacific Conference on Circuits and Systems, APCCAS 2002 Proceedings - APCCAS 2002 Asia-Pacific Conference on Circuits and Systems   1 - 6   2002

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/APCCAS.2002.1115094

  • Performance/energy efficiency of variable line-size caches for intelligent memory systems

    Koji Inoue, Koji Kai, Kazuaki Murakami

    2nd International Workshop on Intelligent Memory Systems, IMS 2000 Intelligent Memory Systems - 2nd International Workshop, IMS 2000, Revised Papers   169 - 178   2001

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1007/3-540-44570-6_13

  • A high-performance/low-power on-chip memory-path architecture with variable cache-line size

    K Inoue, K Kai, K Murakami

    IEICE TRANSACTIONS ON ELECTRONICS   E83C ( 11 )   1716 - 1723   2000.11

     More details

    Language:English  

  • Dynamically variable line-size cache architecture for merged DRAM/Logic LSIs

    K Inoue, K Kai, K Murakami

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS   E83D ( 5 )   1048 - 1057   2000.5

     More details

    Language:English  

  • A high-performance and low-power cache architecture with speculative way-selection

    K Inoue, T Ishihara, K Murakami

    IEICE TRANSACTIONS ON ELECTRONICS   E83C ( 2 )   186 - 194   2000.2

     More details

    Language:English  

  • MOE A special-purpose parallel computer for high-speed, large-scale molecular orbital calculation

    Koji Hashimoto, Hiroto Tomita, Inoue Koji, Katsuhiko Metsugi, Kazuaki Murakami, Shinjiro Inabata, So Yamada, Nobuaki Miyakawa, Hajime Takashima, Kunihiro Kitamura, Shigeru Obara, Takashi Amisaki, Kazutoshi Tanabe, Umpei Nagashima

    1999 ACM/IEEE Conference on Supercomputing, SC 1999 ACM/IEEE SC 1999 Conference, SC 1999   1999.1

     More details

    Language:English   Publishing type:Research paper (other academic)  

    DOI: 10.1109/SC.1999.10000

  • High bandwidth, variable line-size cache architecture for merged DRAM/logic LSIs Reviewed

    K Inoue, K Kai, K Murakami

    IEICE TRANSACTIONS ON ELECTRONICS   E81C ( 9 )   1438 - 1447   1998.9

     More details

    Language:English  

  • Efficient Autoencoder-Based Human Body Communication Transceiver for WBAN Reviewed International journal

    Ali, Abdelhay; Inoue, Koji; Shalaby, Ahmed; Sayed, Mohammed Sharaf; Ahmed, Sabah Mohamed

    IEEE ACCESS   7   117196 - 117205   1900

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/ACCESS.2019.2936796

  • Decision Tree Models and Early Splitting Termination in Screen Content Extension of High Efficiency Video Coding Reviewed International journal

    Badry, Emad; Inoue, Koji; Sayed, Mohammed Sharaf

    IEEE ACCESS   8   143437 - 143452   1900

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/ACCESS.2020.3014163

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Books

  • Low-Power Electronics Design (Low-Power Cache Design: Chap. 25)

    V. Moshnyaga and K. Inoue( Role: Joint author)

    CRC PRESS  2004.1 

     More details

    Language:English   Book type:Scholarly book

Presentations

  • SuperNPU: An Extremely Fast Neural Processing Unit Using Superconducting Logic Devices International conference

    Koki Ishida, Ilkwon Byun, Ikki Nagaoka, Kousuke Fukumitsu, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Jangwoo Kim, and Koji Inoue

    IEEE/ACM International Symposium on Microarchitecture (MICRO)  2020.10 

     More details

    Event date: 2020.10

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Performance Prediction of Large-scale Parallel System and Application using Macro-level Simulation International conference

    R. Susukita, H. Ando, M. Aoyagi, H. Honda, Y. Inadomi, K. Inoue, S. Ishizuki, Y. Kimura, H. Komatsu, M. Kurokawa, K. Murakami, H. Shibamura, S. Yamamura, Y. Yu

    the International Conference for High Performance Computing, Networking, Storage and Analysis (SC08)  2008.11 

     More details

    Event date: 2008.11

    Language:Others   Presentation type:Oral presentation (general)  

    Country:Other  

  • H. Noori, F. Mehdipour, K. Murakami, K. Inoue, and M. Goudarzi, "Generating and Executing Multi-Exit Custom Instructions for an Adaptive Extensible Processor International conference

    H. Noori, F. Mehdipour, K. Murakami, K. Inoue, and M. Goudarzi

    The European Event for Electronic System Design & Test (DATE'07)  2007.4 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:France  

  • Analyzing and Mitigating the Impact of Manufacturing Variability in Power-Constrained Supercomputing International conference

    The International Conference for High Performance Computing, Networking, Storage and Analysis  2015.11 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:United States  

  • How many trials do we need for reliable NISQ computing? International conference

    Teruo Tanimoto, Shuhei Matsuo, Satoshi Kawakami, Yutaka Tabuchi, Masao Hirokawa, and Koji Inoue

    The First International Workshop on Quantum Computing: Circuits Systems Automation and Applications  2020.7 

     More details

    Event date: 2021.6

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Energy Efficient Runahead Execution on a Tightly Coupled Heterogeneous Core International conference

    Susumu Mashimo, Ryota Shioya, Koji Inoue

    International Conference on High Performance Computing in Asia-Pacific Region  2020.1 

     More details

    Event date: 2021.6

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Enhancing a manycore-oriented compressed cache for GPGPU International conference

    Keitaro Oka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    International Conference on High Performance Computing in Asia-Pacific Region  2020.1 

     More details

    Event date: 2021.6

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • 32 GHz 6.5 mW Gate-Level-Pipelined 4-bit Processor using Superconductor Single-Flux-Quantum Logic International conference

    Koki Ishida, Masamitsu Tanaka, Ikki Nagaoka, Takatsugu Ono, Satoshi Kawakami, Teruo Tanimoto, Akira Fujimaki, Koji Inoue

    2020 Symposia on VLSI Technology and Circuits  2020.6 

     More details

    Event date: 2021.6

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Practical error modeling toward realistic NISQ simulation International conference

    Teruo Tanimoto, Shuhei Matsuo, Satoshi Kawakami, Yutaka Tabuchi, Masao Hirokawa, and Koji Inoue

    The First International Workshop on Quantum Computing: Circuits Systems Automation and Applications  2020.7 

     More details

    Event date: 2021.6

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Enhancing a manycore-oriented compressed cache for GPGPU International conference

    Keitaro Oka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    International Conference on High Performance Computing in Asia-Pacific Region  2020.1 

     More details

    Event date: 2020.1

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Energy Efficient Runahead Execution on a Tightly Coupled Heterogeneous Core International conference

    Susumu Mashimo, Ryota Shioya, Koji Inoue

    International Conference on High Performance Computing in Asia-Pacific Region  2020.1 

     More details

    Event date: 2020.1

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Evaluating the Impact of Energy Efficient Networks on HPC Workloads International conference

    G Georgakoudis, N Jain, T Ono, K Inoue, S Miwa, A Bhatele

    26th IEEE International Conference on High Performance Computing, Data, and Analytics (HiPC)  2020.1 

     More details

    Event date: 2019.12

    Language:English   Presentation type:Oral presentation (general)  

    Country:India  

  • An Open Source FPGA-Optimized Out-of-Order RISC-V Soft Processor International conference

    Susumu Mashimo, Akifumi Fujita, Reoma Matsuo, Seiya Akaki, Akifumi Fukuda, Toru Koizumi, Junichiro Kadomoto, Hidetsugu Irie, Masahiro Goshima, Koji Inoue, Ryota Shioya

    IEEE International Conference on Field Programmable Technology  2019.12 

     More details

    Event date: 2019.12

    Language:English   Presentation type:Oral presentation (general)  

    Country:China  

  • A 48GHz 5.6mW gate-level-pipelined multiplier using single-flux quantum logic International conference

    Ikki Nagaoka, Masamitsu Tanaka, Koji Inoue, Akira Fujimaki

    IEEE International Solid-State Circuits Conference (ISSCC 2019)  2019.2 

     More details

    Event date: 2019.2

    Language:English  

    Country:United States  

  • Improving Lifetime in MLC Phase Change Memory using Slow Writes International conference

    Takatsugu Ono, Zhe Chen and Koji Inoue

    International Japan-Africa Conference on Electronics, Communication and Computations  2018.12 

     More details

    Event date: 2018.12

    Language:English  

    Country:Egypt  

  • Situation-Based Dynamic Frame-Rate Control for On-Line Object Tracking International conference

    Yusuke Inoue, Takatsugu Ono and Koji Inoue

    International Japan-Africa Conference on Electronics, Communication and Computations  2018.12 

     More details

    Event date: 2018.12

    Language:English  

    Country:Japan  

  • 30-GHz Operation of Datapath for Bit-Parallel, Gate-Level-Pipelined Rapid Single-Flux-Quantum Microprocessors Invited International conference

    Masamitsu Tanaka, Yuki Hatanaka, Yuichi Matsui, Ikki Nagaoka, Koki Ishida, Kyosuke Sano, Taro Yamashita, Takatsugu Ono, Koji Inoue, Akira Fujimaki

    Applied Superconductivity Conference  2018.10 

     More details

    Event date: 2018.10

    Language:English  

    Country:Japan  

  • Autoencoder based Features Extraction for Automatic Classification of Earthquakes and Explosions International conference

    2018.6 

     More details

    Event date: 2018.6

    Language:English  

    Country:Japan  

  • Analyzing Resource Trade-offs in Hardware-overprovisioned Supercomputers International conference

    Ryuichi Sakamoto, Tapasya Patki, Thang Cao, Masaaki Kondo, Koji Inoue, Masatsugu Ueda, Daniel Ellsworth, Barry Rountree, Martin Schulz

    the 32nd International Parallel and Distributed Processing  2018.5 

     More details

    Event date: 2018.5

    Language:English  

    Country:Japan  

  • Power-capped DVFS and thread allocation with ANN models on modern NUMA systems International conference

    Satoshi Imamura, Hiroshi Sasaki, Inoue Koji, Dimitrios S. Nikolopoulos

    IEEE International Conference on Computer Design  2014.10 

     More details

    Event date: 2014.10

    Language:English  

    Country:Korea, Republic of  

  • Power-capped DVFS and thread allocation with ANN models on modern NUMA systems International conference

    Satoshi Imamura, Hiroshi Sasaki, Inoue Koji, Dimitrios S. Nikolopoulos

    IEEE International Conference on Computer Design  2014.10 

     More details

    Event date: 2014.10

    Language:English  

    Country:Korea, Republic of  

    researchmap

  • Performance evaluations of finite difference applications realized on a single flux quantum circuits-based reconfigurable accelerator

    Hiroaki Honda, Farhad Mehdipour, Hiroshi Kataoka, Inoue Koji, Kazuaki J. Murakami

    Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2011, APSIPA ASC 2011  2011.12 

     More details

    Event date: 2011.10

    Language:English  

    Country:China  

  • パケットペーシングによる全対全通信の最適化とシミュレーション評価

    柴村 英智, 三輪 英樹, 薄田 竜太郎, 平尾 智也, 安島 雄一郎, 三吉 郁夫, 清水 俊幸, 石畑 宏明, 井上 弘士

    ハイパフォーマンスコンピューティングと計算科学シンポジウム  2011.1 

     More details

    Event date: 2011.1

    Language:Others   Presentation type:Oral presentation (general)  

    Venue:筑波   Country:Japan  

  • 演算/メモリ性能バランスを考慮したマルチコア向けオンチップメモリ貸与法

    福本 尚人, 井上 弘士, 村上 和彰

    ハイパフォーマンスコンピューティングと計算科学シンポジウム  2011.1 

     More details

    Event date: 2011.1

    Language:Others   Presentation type:Oral presentation (general)  

    Venue:筑波   Country:Japan  

  • Reducing Preprocessing Overhead Times in a Reconfigurable Accelerator of Finite Difference Applications International conference

    H. Kataoka, H. Honda, F. Mehdipour, K. Inoue, and K. Murakami

    In Proc. Symp. on Application Accelerators in High Performance Computing (SAAHPC'10)  2010.7 

     More details

    Event date: 2010.7

    Language:Others  

    Country:Other  

  • A Combined Analytical and Simulation-Based Model for Performance Evaluation of a Reconfigurable Instruction Set Processor International conference

    Farhad Mehdipour, Hamid Noori, Bahman Javadi, Hiroaki Honda, Koji Inoue, Kazuaki Murakami

    The 14th Asia and South-Pacific Design Automation Conference (ASP-DAC 2009)  2009.1 

     More details

    Event date: 2009.1

    Language:Others   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Analyzing the Impact of Data Prefetching on Chip MultiProcessors International conference

    N. Fukumoto, T. Mihara, K. Inoue, and K. Murakami

    IEEE Asia-Pacific Computer Systems Architecture Conference (ACSAC'08)  2008.8 

     More details

    Event date: 2008.8

    Language:Others  

    Country:Japan  

  • Energy Efficiency of Configurable Caches via Temperature-Aware Configuration Selection International conference

    H. Noori, M. Goudarzi, K. Inoue, and K. Murakami

    International Symposium on VLSI (ISVLSI'08)  2008.8 

     More details

    Event date: 2008.8

    Language:Others  

    Country:France  

  • Enhancing Energy Efficiency of Processor-Based Embedded Systems through Post-Fabrication ISA Extension International conference

    H. Noori, F. Mehdipour, K. Inoue, and K. Murakami

    International Symposium on Low Power Electronics and Design (ISLPED'08)  2008.8 

     More details

    Event date: 2008.8

    Language:Others  

    Country:India  

  • Design Space Exploration for a Coarse Grain Accelerator International conference

    F. Mehdipour, H. Noori, M. S. Zamani, K. Inoue, and K. Murakami

    Asia and South Pacific Design Automation Conference (ASPDAC'08)  2008.1 

     More details

    Event date: 2008.1

    Language:Others  

    Country:Korea, Republic of  

  • Improved Policies for Drowsy Caches in Embedded Processors International conference

    J. Zushi, G. Zeng, H. Tomiyama, H. Takada, and K. Inoue

    Internal Symposium on Electronics Design, Test & Applications  2008.1 

     More details

    Event date: 2008.1

    Language:Others  

    Country:Taiwan, Province of China  

  • Design Space Exploration for a Coarse Grain Accelerator International conference

    F. Mehdipour, H. Noori, M. S. Zamani, K. Inoue, and K. Murakami

    Asia and South Pacific Design Automation Conference  2008.1 

     More details

    Event date: 2008.1

    Language:Others  

    Country:Korea, Republic of  

  • Improved Policies for Drowsy Caches in Embedded Processors International conference

    J. Zushi, G. Zeng, H. Tomiyama, H. Takada, and K. Inoue

    Internal Symposium on Electronics Design, Test & Applications  2008.1 

     More details

    Event date: 2008.1

    Language:Others  

  • Energy Consumption Evaluation of an Adaptive Extensible Processor International conference

    H. Noori, F. Mehdipour, M. Goudarzi, S. Yamaguchi, K. Inoue, and K. Murakami

    Reconfigurable and Adaptive Architecture Workshop  2007.12 

     More details

    Event date: 2007.12

    Language:Others  

    Country:United States  

  • Adaptive Management of Cache Block Replication for High-Performance CMP International conference

    T. Mihara, K. Inoue, and K. Murakami

    WorkshopOn Chip MultiProcessor: Processor Architecture and Memory Hierarchy related Issues  2007.9 

     More details

    Event date: 2007.9

    Language:Others  

    Country:Romania  

  • One-sided Communication Implementation in FMO Method International conference

    J. Maki, Y. Inadomi, T. Takami, R. Susukita, H. Honda, J. Ooba, T. Kobayashi, R. Nogita, K. Inoue and M. Aoyagi

    International Conference on High Performance Computing, Grid and e-Science in Asia Pacific Regiion  2007.9 

     More details

    Event date: 2007.9

    Language:Others  

    Country:Greece  

  • Multi-physics Extension of OpenFMO International conference

    T. Takami, J. Maki, J. Ooba, Y. Inadomi, H. Honda, R. Susukita, K. Inoue, T. Kobayashi, R. Nogita, and M. Aoyagi

    FrameworkInternational Conference of Computational Method in Sciences and Enginnering  2007.9 

     More details

    Event date: 2007.9

    Language:Others  

    Country:Greece  

  • Implementation and Evaluation of Fock Matrix Calculation Program on the Cell Processor International conference

    H. Honda, T. Hayashi, Y. Inadomi, K. Inoue, and K. Murakami

    International Conference of Computational Method in Sciences and Enginnering  2007.9 

     More details

    Event date: 2007.9

    Language:Others  

    Country:Greece  

  • The Effect of Nanometer-Scale Technologies on the Cache Size Selection for Low Energy Embedded Systems International conference

    H. Noori, M. Goudarzi, K. Inoue, and K. Murakami

    International Conference on Embedded Systems and Applications  2007.6 

     More details

    Event date: 2007.6

    Language:Others  

    Country:United States  

  • メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法

    小野貴継 井上弘士 村上和彰

    先進的計算基盤システムシンポジウム  2007.5 

     More details

    Event date: 2007.5

    Language:Others   Presentation type:Oral presentation (general)  

    Country:Japan  

  • 通信タイミングを考慮した衝突削減のためのMPIランク配置最適化技術

    森江善之, 末安直樹 松本透, 南里豪志, 石畑宏明, 井上弘士, 村上和彰

    先進的計算基盤システムシンポジウム  2007.5 

     More details

    Event date: 2007.5

    Language:Others   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Dynamic Management Technique to Mitigate Performance Degradation for Low-Leakage Caches International conference

    R. Komiya, K. Inoue, and K. Murakami

    The 10th IEEE Symposium on Low-Power and High-Speed Chips  2007.4 

     More details

    Event date: 2007.4

    Language:Others   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Reducing energy consumption of video memory by bit-width compression

    Vasily G. Moshnyaga, Koji Inoue, Mizuka Fukagawa

    Proceedings of the 2002 International Symposium on Low Power Electronics and Design  2002.1 

     More details

    Event date: 2002.8

    Language:English  

    Country:United States  

  • A history-based i-cache for low-energy multimedia applications

    Koji Inoue, V. G. Moshnyaga, K. Murakami

    Proceedings of the 2002 International Symposium on Low Power Electronics and Design 

     More details

    Event date: 2002.8

    Language:English  

    Country:United States  

  • Way-predicting set-associative cache for high performance and low energy consumption

    Koji Inoue, Tohru Ishihara, Kazuaki Murakami

    Proceedings of the 1999 International Conference on Low Power Electronics and Design (ISLPED) 

     More details

    Event date: 1999.8

    Language:English  

    Country:Other  

  • Dynamically variable line-size cache exploiting high on-chip memory bandwidth of merged DRAM/logic LSIs

    Inoue Koji, Koji Kai, Kazuaki Murakami

    Proceedings of the 1999 5th International Symposium on High-Performance Computer Architecture, HPCA  1999.1 

     More details

    Event date: 1999.1

    Language:English  

    Country:Other  

  • Quantitative Evaluation of Leakage Reduction Algorithm for L1 Data Caches International conference

    R. Komiya, K. Inoue, V. Moshnyaga, K. Murakami

    The International SoC Design Conference (ISOCC)  2004.10 

     More details

    Language:Others  

    Country:Korea, Republic of  

  • Energy-Security Tradeoff in a Secure Cache Architecture Against Buffer Overflow Attacks International conference

    Koji Inoue

    Workshop on Architectural Support for Security and Anti-Virus (WASSA)  2004.10 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:United States  

  • A Low Power I-Cache Design with Tag-Comparison Reuse International conference

    K. Inoue, H. Tanaka, V. Moshnyaga, K. Murakami

    The International Symposium on System-On-Chip  2004.11 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:Finland  

  • 3D memory architecture Invited International conference

    Koji Inoue

    D43D: 3rd Design for 3D Silicon Integration Workshop  2011.6 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:France  

  • Adaptive Execution on 3D Microprocessors Invited International conference

    Koji Inoue

    11th International Forum on Embedded MPSoC and Multicore  2011.7 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:France  

  • Adaptive Execution on 3D Microprocessors Invited International conference

    Koji Inoue

    11th International Forum on Embedded MPSoC and Multicore  2011.7 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:France  

  • Performance Evaluation of 3D Stacked Multi-Core Processors with Temperature Consideration International conference

    T. Hanada, H. Sasaki, K. Inoue and K. Murakami

    International 3D System Integration Conference  2012.1 

     More details

    Language:Others  

    Country:Japan  

  • A Thermal-Aware Mapping Algorithm for Reducing Peak Temperature of an Accelerator Deployed in a 3D Stack International conference

    F. Mehdipour, K. C. Nunna, L. Gauthier, K. Inoue and K. Murakami

    International 3D System Integration Conference  2012.1 

     More details

    Language:Others  

    Country:Japan  

  • Efficient Barrier Synchronization for 2D Meshed NoC-based Many-core Processors International conference

    Lovic Gauthier, Farhad Mehdipour, Koji Inoue, Shinya Ueno, Hiroshi Sasaki

    The 17th Workshop on Synthesis And System Integration of Mixed Information technologies  2012.3 

     More details

    Language:Others  

    Country:Japan  

  • Optimizing Power-Performance Trade-off for Parallel Applications through Dynamic Core-count and Frequency Scaling International conference

    Satoshi Imamura, Hiroshi Sasaki, Naoto Fukumoto, Koji Inoue, and Kazuaki Murakami

    2nd Workshop on Runtime Environments/Systems, Layering, and Virtualized Environments (RESoLVE '12)  2012.3 

     More details

    Language:Others   Presentation type:Oral presentation (general)  

    Country:United Kingdom  

  • On the Power and Performance Analysis of GPU-Accelerated Systems International conference

    Poster session, 2012 USENIX Annual Technical Conference  2012.6 

     More details

    Language:English   Presentation type:Symposium, workshop panel (public)  

    Country:United States  

  • SMYLE: Scalable Many-core for Low-Energy computing (Invited) Invited International conference

    Koji Inoue and Masaaki Kondo

    12th International Forum on Embedded MPSoC and Multicore  2012.7 

     More details

    Language:Others  

    Country:Japan  

  • A Three-Dimensional Integrated Accelerator International conference

    Farhad Mehdipour, Krishna Chaitanya Nunna, Inoue Koji, Kazuaki Murakami

    Euromicro Conference on Digital System Design  2012.9 

     More details

    Language:English   Presentation type:Symposium, workshop panel (public)  

    Country:Turkey  

  • Scalability-Based Manycore Partitioning International conference

    Hiroshi Sasaki, Teruo Tanimoto, Koji Inoue, and Hiroshi Nakamura

    International Conference on Parallel Architectures and Compilation Techniques  2012.9 

     More details

    Language:Others   Presentation type:Symposium, workshop panel (public)  

    Country:United States  

  • Power and Performance Analysis of GPU-Accelerated Systems International conference

    Yuki Abe, Hiroshi Sasaki, Martin Peres, Inoue Koji, Kazuaki Murakami, Shinpei Kato

    Workshop on Power-Aware Computing and Systems  2012.10 

     More details

    Language:English   Presentation type:Symposium, workshop panel (public)  

    Country:United States  

  • Task Mapping Techniques for Embedded Many-core SoCs International conference

    Junya Kaida, Takuji Hieda, Ittetsu Taniguchi, Hiroyuki Tomiyama, Yuko Hara-Azumi, Inoue Koji

    International SoC Design Conference  2012.11 

     More details

    Language:English   Presentation type:Symposium, workshop panel (public)  

    Country:Korea, Republic of  

  • SMYLEref: A Reference Architecture for Manycore-Processor SoCs International conference

    Masaaki Kondo, Son Truong Nguyen, Takeshi Soga, Tomoya Hirao, Hiroshi Sasaki, Inoue Koji

    Asia and South Pacific Design Automation Conference (ASP-DAC)  2013.1 

     More details

    Language:English  

    Country:Japan  

  • SMYLEProject:TowardHigh-Performance,Low-PowerComputingonManycore-Processor SoCs

    Inoue Koji

    Asia and South Pacific Design Automation Conference (ASP-DAC)  2013.1 

     More details

    Language:English  

    Country:Japan  

  • Line Sharing Cache: Exploring Cache Capacity with Frequent Line Value Locality International conference

    Keitaro Oka, Hiroshi Sasaki, Inoue Koji

    Asia and South Pacific Design Automation Conference  2013.1 

     More details

    Language:English   Presentation type:Symposium, workshop panel (public)  

    Country:Japan  

  • メニーコアプロセッサにおける実時間モデル予測制御のための投機実行法

    川上 哲志, 岩永 明人, 井上 弘士

    先進的計算基盤システムシンポジウム論文集  2013.5 

     More details

    Language:Japanese  

    Country:Japan  

  • Many-core Acceleration for Model Predictive Control Systems International conference

    Satoshi Kawakami, Akihito Iwanaga, Inoue Koji

    2013.6 

     More details

    Language:English  

    Country:Japan  

  • Coordinated Power-Performance Optimization in Manycores International conference

    Hiroshi Sasaki, Satoshi Imamura, Inoue Koji

    the 22nd International Conference on Parallel Architectures and Compilation Techniques  2013.9 

     More details

    Language:English  

    Country:Japan  

  • フレームレートの動的最適化に基づく低消費エネルギー物体追跡システムの提案 (集積回路 デザインガイア2013 : VLSI設計の新しい大地)

    江川 瀬里奈, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2013.11 

     More details

    Language:Japanese  

    Country:Japan  

    動画像上の指定した対象物体の位置座標を各フレームで推定するオンライン物体追跡は,自動車の安全技術の一つである障害物追跡や居眠り検知などに広く応用され,重要な技術となっている.最近ではバッテリ駆動を基本とする移動体における応用が拡大しており,追跡精度を向上するだけでなく,低消費エネルギー化も同時に達成することが求められる.そこで本稿では,物体追跡システムの低消費エネルギー化を目的とした動的フレームレート最適化方式を提案する.本方式では,物体追跡システム全体の消費エネルギーに基づいて最適なフレームレートに動的変更することにより,必要以上のフレーム取得や処理に要する消費エネルギーを削減する.消費エネルギーモデルを用いて本方式の実装・評価を行った結果,従来方式と同程度の追跡精度で消費エネルギーを70%以上削減できることが分かった.

  • Performance and Power Consumption Evaluation of MHD Simulation for Magnetosphere on Parallel Computer System with CPU Power Capping International conference

    Extreme Green & Energy Efficiency in Large Scale Distributed Systems  2014.5 

     More details

    Language:English  

    Country:Netherlands  

  • Power and Performance Characterization and Modeling of GPU-accelerated Systems International conference

    Yuki Abe, Hiroshi Sasaki, Shinpei Kato, Inoue Koji, Masato Edahiro, Martin Peres

    the 28th IEEE International Parallel & Distributed Processing Symposium  2014.5 

     More details

    Language:English  

    Country:Japan  

  • A flexible hardware barrier mechanism for many-core processors International conference

    Takeshi Soga, Hiroshi Sasaki, Tomoya Hirao, Masaaki Kondo, Inoue Koji

    Asia and South Pacific Design Automation Conference  2015.1 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • 物体追跡システムの低消費エネルギー化を目的とした動的フレームレート制御法 (集積回路)

    井上 優良, 小野 貴継, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2015.12 

     More details

    Language:Japanese  

    Country:Japan  

  • 物体追跡システムの低消費エネルギー化を目的とした動的フレームレート制御法 (電子部品・材料)

    井上 優良, 小野 貴継, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2015.12 

     More details

    Language:Japanese  

    Country:Japan  

  • モデル予測制御を対象としたメニーコアプロセッサ向け投機実行法の制御性能評価 (VLSI設計技術)

    藤井 卓, 小野 貴継, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2016.1 

     More details

    Language:Japanese  

    Country:Japan  

  • 光パスゲート論理に基づく並列加算回路の提案と光電混載回路シミュレータによる動作検証 (回路とシステム)

    石原 亨, 新家 昭彦, 井上 弘士, 野崎 謙悟, 納富 雅也

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2016.6 

     More details

    Language:Japanese  

    Country:Japan  

  • 受信信号強度を用いたデバイス認証方式における攻撃可能条件の定式化 (コンピュータシステム)

    藤井 達也, 小野 貴継, 金谷 晴一, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2016.8 

     More details

    Language:Japanese  

    Country:Japan  

  • Single-Flux-Quantum Cache Memory Architecture International conference

    Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Inoue Koji

    International SoC Design Conference  2016.10 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:Korea, Republic of  

  • 単一磁束量子回路を用いたシフトレジスタ型キャッシュメモリ・アーキテクチャの提案 (電子部品・材料) -- (デザインガイア2016 : VLSI設計の新しい大地)

    石田 浩貴, 田中 雅光, 小野 貴継, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2016.11 

     More details

    Language:Japanese  

    Country:Japan  

  • Power-Efficient Breadth-First Search with DRAM Row Buffer Locality-Aware Address Mapping International conference

    the 1st High Performance Graph Data Management and Processing workshop  2016.11 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:United States  

  • Evaluating the Impacts of Code-Level Performance Tunings on Power Efficiency International conference

    IEEE International Conference on Big Data  2016.12 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:United States  

  • Production Hardware Overprovisioning: Real-world Performance Optimization using an Extensible Power-aware Resource Management Framework International conference

    Ryuichi Sakamoto, Thang Cao, Masaaki Kondo, Koji Inoue, Masatsugu Ueda, Tapasya Patki, Daniel Ellsworth, Barry Rountree, and Martin Schulz

    IEEE International Parallel & Distributed Processing Symposium (IPDPS 2017)  2017.5 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:United States  

  • High-Throughput Bit-Parallel Arithmetic Logic Unit Using Rapid Single-Flux-Quantum Logic International conference

    Masamitsu Tanaka, Ryo Sato, Yuki Hatanaka, Yuichi Matsui, Hiroyuki Akaike, Akira Fujimaki, Koki Ishida, Takatsugu Ono, Koji Inoue

    International Superconductive Electronics Conference  2017.6 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:Italy  

  • 単一磁束量子ゲートレベルパイプラインマイクロプロセッサに向けた要素回路設計 (超伝導エレクトロニクス)

    畑中 湧貴, 松井 裕一, 田中 雅光, 佐野 京佑, 藤巻 朗, 石田 浩貴, 小野 貴継, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報  2017.8 

     More details

    Language:Japanese  

    Country:Japan  

  • CPCI Stack: Metric for Accurate Bottleneck Analysis on OoO Microprocessors International conference

    Teruo Tanimoto, Takatsugu Ono, Koji Inoue

    International Symposium on Computing and Networking  2017.11 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:Japan  

  • Wireless Spoofing-Attack PreventionUsing Radio-Propagation Characteristics International conference

    Mihiro Sonoyama, Takatsugu Ono, Osamu Muta, Haruichi Kanaya, Koji Inoue

    IEEE International Conference on Dependable, Autonomic and Secure Computing  2017.11 

     More details

    Language:English   Presentation type:Oral presentation (general)  

    Country:United States  

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MISC

  • Way-Predicting Set-Associative Cache for High Performance and Low Energy Consumption Reviewed

    Koji Inoue, Tohru Ishihara, Kazuaki J. Murakami

    Proceedings of International Symposium on Low Power Electronics and Design (ISLPED'99)   1999.8

     More details

    Language:Others  

    DOI: 10.1145/313817.313948

  • Dynamically variable line-size cache exploiting high on-chip memory bandwidth of merged DRAM/Logic LSIs Reviewed

    K Inoue, K Kai, K Murakami

    FIFTH INTERNATIONAL SYMPOSIUM ON HIGH-PERFORMANCE COMPUTER ARCHITECTURE, PROCEEDINGS   1999.1

     More details

    Language:English  

    DOI: 10.1109/HPCA.1999.744366

  • RTL Design of Surface Code Decoder for Fault-Tolerant Quantum Computers Targeting Cryogenic Non-volatile FPGAs

    17 ( 1 )   13 - 25   2024.3   ISSN:1882-7829

     More details

  • 極低温不揮発FPGAを対象とした誤り耐性量子コンピュータ向け表面符号復号器のRTL設計

    中村徹舟, 宮村信, 井上弘士, 川上哲志, 阪本利司, 多田宗弘, 谷本輝夫

    情報処理学会研究報告(Web)   2023 ( ARC-252 )   2023

  • 通信量に着目したQAOA向け極低温NISQコンピューティングのアーキテクチャ検討

    富田祐永, 上野洋典, 上野洋典, 谷本輝夫, 田中雅光, 井上弘士, 中村宏

    情報処理学会研究報告(Web)   2022 ( ARC-250 )   2022

  • Demonstration of Gate-Level-Pipelined Floating-Point Units Using Single-Flux-Quantum Circuits

    長岡一起, 加島亮太, 田中雅光, 川上哲志, 谷本輝夫, 山下太郎, 井上弘士, 藤巻朗

    電子情報通信学会大会講演論文集(CD-ROM)   2022   2022   ISSN:1349-144X

  • 単一磁束量子プロセッサ向けキャッシュメモリ構成法の検討と定量的評価

    鴨志田圭吾, 石川伊織, 羽野祐太, 川上哲志, 谷本輝夫, 小野貴継, 田中雅光, 藤巻朗, 井上弘士

    情報処理学会研究報告(Web)   2022 ( ARC-249 )   2022

  • 光パスゲート論理に基づく超低遅延光回路—特集 集積ナノフォトニクス研究の最前線

    新家 昭彦, 石原 亨, 井上 弘士, 野崎 謙悟, 納富 雅也

    NTT技術ジャーナル / 日本電信電話株式会社 編   2018.5

     More details

    Language:Japanese  

  • アウトオブオーダ命令実行の依存グラフ表現に関する考察

    谷本 輝夫, 佐々木 広, 小野 貴継, 井上 弘士

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   2016.8

     More details

    Language:Japanese  

  • マルチスケールフィルタ向けアクセラレータ・アーキテクチャの提案

    上野 伸也, GauthierLovic Eric, 井上 弘士, 村上 和彰

    研究報告システムLSI設計技術(SLDM)   2012.10

     More details

    Language:Japanese  

    画像認識技術が様々な分野で使われ,画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている.画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である.そのため, GRAPE-DR のように演算器をアレイ上に並べるアーキテクチャが適している.しかしながら,処理ごとにフィルタの大きさが異なるため,従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固定されている場合,一度に動作させることの可能な演算器が少なくなってしまう.そこで,本稿では,メモリとのデータ入出力に柔軟性を持たせた DSP (Data Stream Processing) Tile 型アクセラレータ・アーキテクチャを提案する.提案するアクセラレータは, DSPTile という小規模なフィルタ処理を実行可能な Tile を大量に集積しており,各 DSPTile がメモリと通信を行える.さらに,各 DSPTile は他の DSPTile へ演算結果を渡せるように接続されている.これらを利用して,小規模なフィルタ処理を複数並列に実行したり,大規模なフィルタ処理を実行したりすることが可能である.本稿では,面積オーバーヘッドを考慮しながら,詳細なアーキテクチャの決定を行う.Image recognition processing includes a number of filter operations which dominate the total execu tion time. Exploiting ALU array to accelerate the filter operations is one of the most promising approaches to achieve such energy-efficient executions. However, it is difficult for conventional ALU array accelerator to achieve high-performance and low-energy for multi-scale filter operations. To tackle this issule this paper proposes DSP (Data Stream Processing) tile accelerator for multi scale filter operations. Tile accelerator has many DSP tiles which can execute a small size of filter efficiently. Each DSP tile is connected with three-dimensionally implemented scratch-pad memories via TSVs.

  • キャッシュウェイ割り当てとコード配置の同時最適化によるメモリアクセスエネルギーの削減

    高田 純司, 石原 亨, 井上 弘士

    研究報告システムLSI設計技術(SLDM)   2011.10

     More details

    Language:Japanese  

    本稿ではシングルコアプロセッサで実行されるマルチタスクにおいて,キャッシュウェイの割り当てとコード配置を同時に最適化する手法の提案を行う.同時には一つの割り当てられたキャッシュウェイのみを活性化し,残りのキャッシュウェイは活性化しないことでセットアソシアティブキャッシュへのアクセスエネルギーを削減可能である.また,主記憶上のプログラムコードの配置位置を変えることでキャッシュミス数を削減する.キャッシュミス数を削減することで主記憶へのアクセスエネルギーを削減可能であると同時に,全実行時間の短縮が可能である.商用プロセッサを用いた実験によって本手法を適用したプロセッサシステムの評価を行い,手法適用前の場合と比較して最大で 17% の消費エネルギーの削減を確認した.The paper proposes a technique which simultaneously finds the optimal cache way allocation and code placement for given multiple tasks running on a single core processor. It reduces the energy consumption in a set-associative cache by activating only a single cache way at a time and deactivating the remaining cache ways. The technique also reduces the number of cache misses by changing the code placement in a main memory, which results in a reduction of the energy consumption in the main memory as well as the reduction of total execution time. Experiments using a commercial embedded processor demonstrate that the technique reduces the total energy consumption in the target processor system by 17% at the best case compared to the energy of the system which does not apply our technique.

  • キャッシュウェイ割り当てとコード配置の同時最適化によるメモリアクセスエネルギーの削減

    高田 純司, 石原 亨, 井上 弘士

    電子情報通信学会技術研究報告. ICD, 集積回路   2011.10

     More details

    Language:Japanese  

    本稿ではシングルコアプロセッサで実行されるマルチタスクにおいて,キャッシュウェイの割り当てとコード配置を同時に最適化する手法の提案を行う.同時には一つの割り当てられたキャッシュウェイのみを活性化し,残りのキャッシュウェイは活性化しないことでセットアソシアティブキャッシュへのアクセスエネルギーを削減可能である.また,主記憶上のプログラムコードの配置位置を変えることでキャッシュミス数を削減する.キャッシュミス数を削減することで主記憶へのアクセスエネルギーを削減可能であると同時に,全実行時間の短縮が可能である.商用プロセッサを用いた実験によって本手法を適用したプロセッサシステムの評価を行い,手法適用前の場合と比較して最大で17%の消費エネルギーの削減を確認した.

  • マルチコア向けオンチップメモリ貸与法における実行コード生成法の改善 (集積回路)

    福本 尚人, 今里 賢一, 井上 弘士

    電子情報通信学会技術研究報告   2010.1

     More details

    Language:Japanese  

  • 3次元DRAM-プロセッサ積層実装を対象としたオンチップ・メモリ・アーキテクチャの提案と評価

    橋口 慎哉, 小野 貴継, 井上 弘士, 村上 和彰

    研究報告システムソフトウェアとオペレーティング・システム(OS)   2009.4

     More details

    Language:Japanese  

    本稿では,3次元積層DRAMの利用を前提とし,大幅なチップ面積の増加を伴うことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する.3次元実装されたDRAMを大容量キャッシュとして活用することで,オフチップメモリ参照回数の劇的な削減が期待できる.しかしながら,その反面,キャッシュの大容量化はアクセス時間の増加を招くため,場合によっては性能が低下する.この問題を解決するため,提案方式では,実行対象プログラムのワーキングセット・サイズに応じて3次元積層DRAMキャッシュを選択的に活用する.ベンチマーク・プログラムを用いた定量的評価を行った結果,提案方式の静的制御方式で平均35%,動的制御方式で平均43%の性能向上を達成した.In this paper, we propose a new architecture that can achieve high memory performance without large footprint overhead for DRAM-stacked processors. 3D stacked DRAM caches can dramatically reduce off chip memory accesses. However, this approach degrades performance in some cases because increasing cache size makes access time longer to solve this problems. Our approach selectively leverages the stacked DRAM cache based on the valiation of working set sizes. The results of our quantitative evaluation showed that the proposed approach achieves 35% of memory performance gain in static control method and 43% in dynamic control method.

  • 演算/メモリ性能バランスを考慮した Cell/B.E. 向けオンチップ・メモリ活用法とその評価

    林 徹生, 福本 尚人, 今里賢一, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2008.5

     More details

    Language:Japanese  

    現在我々は,チップマルチプロセッサの高性能化を目的とした演算/メモリ性能バランシング技術を提案している.本技術では,チップ内に搭載された複数コアを必要に応じて「演算用」もしくは「メモリ性能向上用」として使い分ける.本方式では,如何にして適切なコア配分を実現するかが極めて重要となる.そこで本稿では,性能モデリングに基づくコア分配法を提案する.また,本方式を Cell/BE、プロセッサに実装し,その有効性を評価する.ベンチマークプログラムを用いた定量的評価を行った結果,単純な並列処理に比べて最大で 14.5%の性能向上を達成できた.We have proposed the concept of Performance Balancing to improve the CMP performance. This approach attempts to exploit the on-chip cores not only for executing the parallelized threads, but also for improving the memory performance. In this technique, it is very important to decide an appropriate number of cores dedicated to memory performance improvements. In this paper, we propose an algorithm to solve this problem and implement it on a Cell/B.E. processor. In our evaluation, it is observed that our approach can achieve 14% performance improvement in the best case compared to a conventional CMP model.

  • チップマルチプロセッサにおけるメモリ負荷変動の定量的解析

    山口 光章, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2008.5

     More details

    Language:Japanese  

    複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMPでは,チップ内並列処理により高い演算性能を達成することができる.共有型キャッシュを搭載するCMPの場合,各コアは最大でキャッシュの全容量を利用可能となる.しかしながら,その反面,複数アプリケーションを同時に実行した場合には,複数コアによるキャッシュアクセスが発生するため競合性ミスが増加する.その結果,あるコアにおけるプログラム実行性能が,他コアで実行されるプログラム特性よって大きな影響を受ける.したがって,CMP性能を最大限引き出すためには,共有型キャッシュの最適化が極めて重要となる.そこで本稿では,キャッシュ共有型CMPを対象とし,複数アプリケーションの同時実行によるメモリ負荷変動を定量的に解析した.解析の結果,あるプログラム実行において,他コアとの競合性ミスに起因するメモリ負荷の増加が「大きく発生する区間」と「さほど発生しない区間」が存在することが分かった.

  • チップマルチプロセッサにおけるメモリ負荷変動の定量的解析

    山口 光章, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2008.5

     More details

    Language:Japanese  

    複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMP では,チップ内並列処理により高い演算性能を達成することができる.共有型キャッシュを搭載する CMP の場合,各コアは最大でキャッシュの全容量を利用可能となる.しかしながら,その反面,複数アプリケーションを同時に実行した場合には,複数コアによるキャッシュアクセスが発生するため競合性ミスが増加する.その結果,あるコアにおけるプログラム実行性能が,他コアで実行されるプログラム特性よって大きな影響を受ける.したがって,CMP 性能を最大限引き出すためには,共有型キャッシュの最適化が極めて重要となる.そこで本稿では,キャッシュ共有型 CMP を対象とし,複数アプリケーションの同時実行によるメモリ負荷変動を定量的に解析した.解析の結果,あるプログラム実行において,他コアとの競合性ミスに起因するメモリ負荷の増加が「大きく発生する区間」と「さほど発生しない区間」が存在することが分かった.Integrating multiple processor cores into a single chip, or chip-multiprocessors (CMPs) is one of the most promising approaches to achieve high-performance and low-power consumption at the same time. In CMPs employing a sheared L2 cache, conflict misses may be increased, because all of the cores share the limited cache resource. To solve this problem, this paper quantitatively analyzes the memory workload on CMPs. By means of observing the transition of a CPI stack, we can discuss the detail of the memory behavior. In this analysis, it is observed that intra- and inter-programs, there are time period in which the conflicts frequently take place.

  • トランザクショナルメモリにおける並列実行トランザクション数動的制御法の提案とその評価

    武田 進, 島崎 慶太, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2008.5

     More details

    Language:Japanese  

    本稿では,トランザクショナルメモリにおける性能向上を目的とした並列実行トランザクション数動的制御法を提案する.一般に,並列プログラムにおいては共有変数へのアクセスに関して排他制御を行う必要がある.トランザクショナルメモリでは,複数スレツドに対して共有変数の同時アクセスを許すことで高性能化を実現する.しかしながら,複数スレッドによる共有変数へのアクセスにおいて不都合が発生した場合には,それまでの実行を中断し,トランザクション実行のやり直しを行う必要がある.その結果,期待した並列効果を得ることができないだけでなく,場合によっては性能が低下する.この問題を解決するため,本稿では実行やり直しの発生可能性を事前に検知し,必要に応じて並列に実行されるトランザクション数を抑制する方式を提案する.32コアを搭載したチップマルチプロセッサを前提とした評価を行った結果,最大で1.6倍程度の性能向上を達成することを確認した.

  • トランザクショナルメモリにおける並列実行トランザクション数動的制御法の提案とその評価

    武田 進, 島崎 慶太, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2008.5

     More details

    Language:Japanese  

    本稿では,トランザクショナルメモリにおける性能向上を目的とした並列実行トランザクション数動的制御法を提案する.一般に,並列プログラムにおいては共有変数へのアクセスに関して排他制御を行う必要がある.トランザクショナルメモリでは,複数スレッドに対して共有変数の同時アクセスを許すことで高性能化を実現する.しかしながら,複数スレッドによる共有変数へのアクセスにおいて不都合が発生した場合には,それまでの実行を中断し,トランザクション実行のやり直しを行う必要がある.その結果,期待した並列効果を得ることができないだけでなく,場合によっては性能が低下する.この問題を解決するため,本稿では実行やり直しの発生可能性を事前に検知し,必要に応じて並列に実行されるトランザクション数を抑制する方式を提案する.32 コアを搭載したチップマルチプロセッサを前提とした評価を行った結果,最大で 1.6 倍程度の性能向上を達成することを確認した.This paper proposes a technique to improve the performance of CMPs by mans of managing the number of transactions to be executed in parallel. In parallel computing, we need to manage sheared data in order to ensure the exclusiveness. In transactional memories, it is allowed the threads to access the shared data, resulting in higher performance. This is because we can aggressively exploit thread-level parallelisms. However, when a conflict takes place in the transactional memory, the associated thread execution needs to be aborted in order to guarantee the correct execution results. This abort operation degrades the CMP performance. To solve this issue, we propose an adaptive management mechanism to throttle or un-throttle the thread-level parallelism. In our evaluation, it is observed that in the best case we can achieve 1.6x speedup.

  • 演算/メモリ性能バランスを考慮した Cell/B.E. 向けオンチップ・メモリ活用法とその評価

    林 徹生, 福本 尚人, 今里 賢一, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2008.5

     More details

    Language:Japanese  

    現在我々は,チップマルチプロセッサの高性能化を目的とした演算/メモリ性能バランシング技術を提案している.本技術では,チップ内に搭載された複数コアを必要に応じて「演算用」もしくは「メモリ性能向上用」として使い分ける.本方式では,如何にして適切なコア配分を実現するかが極めて重要となる.そこで本稿では,性能モデリングに基づくコア分配法を提案する.また,本方式をCell/B.E.プロセッサに実装し,その有効性を評価する.ベンチマークプログラムを用いた定量的評価を行った結果,単純な並列処理に比べて最大で14.5%の性能向上を達成できた.

  • 演算/メモリ性能バランスを考慮したCMP向けヘルパースレッド実行方式の提案と評価

    今里 賢一, 福本 尚人, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2008.5

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    Language:Japanese  

    複数のプロセッサコアを1チップに搭載するチップマルチプロセッサ(CMP)が現在注目されている.チップ内スレッドレベル並列処理により高い演算性能を得ることができるためである.しかしながら,メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の増加により,メモリウォール問題が深刻化する.その結果,多くのメモリ参照を必要とする並列プログラムの実行においては実効性能が低下するといった問題が生じる.そこで本稿では,CMPの性能向上を目的として,演算性能とメモリ性能のバランスを考慮したヘルパースレッド実行方式を提案する.従来の方式では,スレッドレベル並列性を高めるため,搭載された全てのプロセッサコアを利用して並列プログラムを実行する.これに対し,提案方式では,一部のプロセッサコアをプリフェッチを行うヘルパースレッドに割当てる.ヘルパースレッドの最適な数が既知であると仮定して提案方式の性能を評価した結果,従来方式と比較して,最大で47%の性能向上を得ることができた.

  • 演算/メモリ性能バランスを考慮した CMP 向けへルパースレッド実行方式の提案と評価

    今里賢一, 福本 尚人, 井上 弘士, 村上和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2008.5

     More details

    Language:Japanese  

    複数のプロセッサコアを1チップに搭載するチップマルチプロセッサ(CMP)が現在注目されている.チップ内スレッドレベル並列処理により高い演算性能を得ることができるためである.しかしながら,メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の増加により,メモリウォール問題が深刻化する.その結果,多くのメモリ参照を必要とする並列プログラムの実行においては実効性能が低下するといった問題が生じる.そこで本稿では,CMP の性能向上を目的として,演算性能とメモリ性能のバランスを考慮したヘルパースレッド実行方式を提案する.従来の方式では,スレッドレベル並列性を高めるため,搭載された全てのプロセッサコアを利用して並列プログラムを実行する.これに対し,提案方式では,一部のプロセッサコアをプリフェッチを行うヘルパースレッドに割当てる.へルパースレッドの最適な数が既知であると仮定して提案方式の性能を評価した結果,従来方式と比較して,最大で 47%の性能向上を得ることができた.Conventional CMPs attempt to exploit the thread-level parallelism (TLP) by using all of the cores integrated in a chip. However, this kind of straightforward way does not always achieve the best performance. This is because the memory-wall problem becomes more critical in CMPs, resulting in poor performance in spite of high TLP. To solve this issue, we propose an efficient thread management technique, called performance balancing. We dare to throttle the TLP to execute software prefetchers as helper-threads. Our experimental results show 47% speed up in the best case compared with a conventional parallel execution.

  • 通信衝突削減のためのタスク配置最適化の評価

    森江 善之, 南里 豪志, 石畑 宏明, 井上弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2008.3

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    Language:Japanese  

    本稿では,通信性能の悪化の主要因である通信の衝突を避けるためのタスク配置最適化の評価を行った.著者らはメッセージのタイミングを制御しつつ,衝突を回避するタスク配置最適化の研究をしている.その中でその最適化をツリートポロジに適用して,その手法が有効であることを示した.一方,メッシュやトーラスなどのネットワークトポロジにはホップ数を評価関数とする通信衝突削減のためのタスク配置最適化が研究なされており,有効性があるとされている.そこで,ネットワークトポロジが3Dメッシュの際に通信衝突回数を評価関数としたタスク配置最適化を適用した場合とホップ数を評価関数したタスク配置最適化を適用した場合にどのような違いがあるか調べる実験をし,考察を行った.In this text, we evaluated the optimization of task allocation to avoid contentions that was the key factor of the communication performance degradation. We applied the optimization of task allocation controlling the timing of the message for avoiding contentions to the tree topology, and showed it was effectiveness. On the other hand, there were some optimizations of task allocation for reducing contentions. Those optimizations used the evaluation function which used the number of hops. Those optimizations against the mesh and torus topology were effective. We experimented and investigated what's the difference between the optimization of task allocation which the evaluation function was the number of contentions and the number of hops when the network topology was 3D mesh. We considered about it.

  • 高信頼マイクロプロセッサ・アーキテクチャ

    井上 弘士

    日本信頼性学会誌 : 信頼性 = The journal of Reliability Engineering Association of Japan   2008.1

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    Language:Japanese  

    近年,コンピュータの頭脳であるマイクロプロセッサの信頼性低下が極めて深刻な問題として注目されている.微細加工技術の進歩に伴い劇的な性能向上を達成してきた反面,耐故障性の低下により外部/内部雑音などの影響を受け易くなった.その結果,システムには不具合がなくとも,コンピュータが正しくプログラムを実行できないという極めて深刻な事態となる.このような背景に基づき,近年,マイクロプロセッサの信頼性向上を目的とした様々なアーキテクチャ技術が提案された.本稿では,信頼性向上戦略を整理すると共に,商用マイクロプロセッサの動向も踏まえてアーキテクチャ・レベルでの信頼性向上技術を解説する.

  • A hybrid design space exploration approach for a coarse-grained reconfigurable accelerator (システムLSI設計技術)

    情報処理学会研究報告システムLSI設計技術(SLDM)   2008.1

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    Language:English  

    Multitude parameters involved in the design process of a reconfigurable accelerator which is exploited in embedded systems brings about a remarkable complexity and large design space. One effective technique is design space exploration which is capable to find a right balance between the different design parameters. Quantitative design approach is an alternative which uses the data collected from applications; however it is time consuming and highly depends on designer observations and analyses and might not conclude to an optimal design. In this paper a hybrid approach is introduced which uses an analytical approach to explore the design space for a reconfigurable accelerator and determine a wise design point based on the quantitative data collected from the targeted applications. It also provides flexibility for applying new design constraints as well as new applications characteristics. Furthermore this approach is a methodological approach which reduces the design time and results in a design which satisfies the design goals. Experimental results show the efficacy of the hybrid approach.Multitude parameters involved in the design process of a reconfigurable accelerator which is exploited in embedded systems brings about a remarkable complexity and large design space. One effective technique is design space exploration which is capable to find a right balance between the different design parameters. Quantitative design approach is an alternative which uses the data collected from applications; however it is time consuming and highly depends on designer observations and analyses and might not conclude to an optimal design. In this paper, a hybrid approach is introduced which uses an analytical approach to explore the design space for a reconfigurable accelerator and determine a wise design point based on the quantitative data collected from the targeted applications. It also provides flexibility for applying new design constraints as well as new applications characteristics. Furthermore, this approach is a methodological approach which reduces the design time and results in a design which satisfies the design goals. Experimental results show the efficacy of the hybrid approach.

  • 演算/メモリ性能バランスを考慮したCMP向けオンチップ・メモリ貸与法の提案

    林 徹生, 今里賢一, 井上 弘士, 村上 和彰

    情報処理学会研究報告組込みシステム(EMB)   2008.1

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    Language:Japanese  

    チップマルチプロセッサでは並列処理によって性能向上を実現可能である.しかしながら,プロセッサコアの処理速度に比べ主記憶へのアクセス速度は非常に遅い.また,コア間での資源共有が必要であり,主記憶アクセスがプロセッサ性能抑制の主要因となっている.したがって,プロセッサシステム全体の性能向上のためには,各コアにおける演算の並化効率とメモリ性能の両方を向上させる必要がある.そこで本稿では,メモリ貸与法に基づくSPM型CMP向けコア協調実行方式を提案する.演算,メモリ性能の向上のため,それぞれにバランスよくコア資源を分配することでトータルでの性能向上を目指す.姫野ベンチマークをCellプロセッサに実装して評価した結果,単純な並列処理に比べて最大で13%の性能向上を確認した.This paper proposes performance balancing, that is core management technique focused on trade-off between calculation and memory performance.In CMPs, high-performance is achieved by exploiting TLP. However, resource sharing among the cores makes memory performance lower regardless of the already low performance compared with processor core's one. Thus, we have to consider not only scalability, but also the performance assumed ideal memory sub-systems. Our proposed technique attempts to select effective approach, exploit scalability or improve memory performance. We also focus on a software-controllable on-chip memory. By borrowing local memory of some cores to others, we achieve memory performance improvement,and try to improve processor performance.Our experimental results show 13% speed up in the best case, compared with conventional parallel processing on Cell Broadband Engine.

  • 情報社会を支えるディペンダブル・プロセッサ

    井上 弘士

    情報処理学会研究報告システムLSI設計技術(SLDM)   2007.10

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    Language:Japanese  

    本稿では、アーキテクチャ・レベルでの安全性向上を目的としたセキュア・プロセッサに関する研究事例を紹介する。近年、コンピュータ・ウィルスや情報漏洩が極めて深刻な社会問題となっている。これまでに、ネットワーク・レベルやシステム・ソフトウェア・レベルにて多くの安全性向上技術が開発されており実用化も進んでいる。しかしながら、依然としてコンピュータ・システムに対する脅威は増加の一途を辿っている。1970 年代初頭にマイクロプロセッサが開発されて以来、トランジスタ集積度の向上に伴い順調な性能向上を達成してきた。また、携帯機器の普及に伴い、低消費電力化や低消費エネルギー化も進んでいる。しかしながら、安全性向上に関する議論は少なく、2000 年以降になって本格的にアーキテクチャ・レベルで安全性を考慮する必要性が認識されるようになった。今後、高性能化や低消費電力化と同様に、安全性向上技術は極めて重要な設計制約となる。This paper introduces architectural supports to improve the efficiency of computer security. In the social information infrastructures, we exactly face to "Security Problem" such as computer viruses and information leaks. Although a number of techniques to improve security efficiency, which focus on network and system software components, have so far been proposed, still many threats exist. Since 1970s, microprocessors have made incredible progress in terms of performance. In addition, from 1990s, many techniques to reduce power or energy consumption have been developed. However, a few discussions for computer security at the processor level have done. Now, it is the time to start considering, how we can improve the security efficiency by means of providing architectural supports.

  • PSI-NSIM : 大規模並列システムの性能解析に向けた並列相互結合網シミュレータ

    柴村 英智, 薄田 竜太郎, 本田 宏明, 稲富 雄一, 于 雲青, 井上 弘士, 青柳 睦

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム   2007.10

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    Language:Japanese  

    大規模並列システムの設計開発ならびに性能解析に向けた相互結合網シミュレータPSI-NSIMについて述べる.PSI-NSIMは,評価対象とする相互結合網の仕様を記述した仕様ファイルとアプリケーション実行から生成した通信プロファイルを基にシミュレーションを行う.所望する相互結合網の評価に必要な各種情報を出力するのみならず,システム全体の性能を高速かつ精度良く予測するとともに,アプリケーションの性能解析や可視化のための各種情報も出力する.本稿では、シミュレータの実装、および既存のクラスタシステムの性能評価について報告する.

  • 通信タイミングを考慮した衝突削減のための MPI ランク配置最適化技術

    森江 善之, 末安 直樹, 松本 透, 南里 豪志, 石畑 宏明, 井上 弘士, 村上 和彰

    情報処理学会論文誌コンピューティングシステム(ACS)   2007.8

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    Language:Japanese  

    本稿では、通信性能の悪化の主要因である通信の衝突を避けるためのランク配置最適化技術の提案を行う。通信のタイミングを考慮することで、通信の衝突を回避する高精度な MPI ランク配置を行う目的関数の提案を行った。また、本稿提案の目的関数を適用することによる通信時間の削減効果を調べる評価実験を行った。対象プログラムとして recursive doubling の通信パターンや CG 法、umt2000 といったアプリケーションの通信パターンを用いた。評価実験では、通信時間が順配置に対して最大 45%、従来研究によるランク配置に対して最大 24%、通信時間が削減され、提案手法が有効であることが分かった。In this paper, this work proposes the optimization of rank allocation technology of avoiding the communication contention that is the key factor of the communication performance degradation. This work proposes the objective function for high-quality Optimization of MPI rank allocation to be able to avoid a communication contention by considering the communication-timing of each message. Moreover, in the evaluation experiment, this work checks how this objective function cuts down communication time. The communication pattern of the recursive doubling algorithm and the communication pattern of the application such as CG and umt2000 are used in the evaluation experiment. The ratio of reduction in the communication time are 45% or less for order rank allocation, 24% or less for previous work rank allocation in the experiment.

  • 負荷ばらつきを考慮した MPI ブロードキャスト通信の動的最適化に関する研究

    栗原 康志, 曽我 武史, HyacintheNzigouMamadou, 南里 豪志, 末安 直樹, 松本 透, 井上 弘士, 村上 和彰

    情報処理学会研究報告ハイパフォーマンスコンピューティング(HPC)   2007.8

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    Language:Japanese  

    本研究では、負荷バランスの不均衡によって生じるプロセス毎の到着遅れがブロードキャスト通信の性能を低下させる問題に着目し、それを解決する手段として、負荷状況に応じて通信順序を調整する動的最適化手法を提案した。この手法では、まずプロセスの負荷情報としてルートプロセスからの到着時刻の遅れ時間を算出し、それに応じてブロードキャスト通信アルゴリズム内の仮想ランクへのプロセス割り当てを変更する。本稿では、提案手法のプロトタイプを PC クラスタ環境に実装し、負荷の状況によって最大で 40%程度、ブロードキャスト通信の性能を向上できることを確認した。さらに、提案手法のブロードキャストを疎行列計算に適用することにより、通信時間を最大 25%程度削減できることを確認した。This work focuses on the problem that the load imbalance can decrease the performance of broadcast communication. To avoid the problem, the authors proposed a technique of optimization that adjusts the order of communications in a broadcast at runtime. In this technique, the information of the delay of each rank from the root rank is used to decide the optimal order. In This paper, a proto-type of this technique was implemented on a PC cluster, and showed that the optimization decreased the by 40% at maximum. In addition to that, it was confirmed to be able to reduce the communication time by about 25% or less by applying the broadcast of the proposal technique to the sparse matrix calculation.

  • 次世代スーパーコンピュータの設計開発に向けたシステム性能評価環境 PSI-SIM

    柴村 英智, 薄田竜太郎, 本田 宏明, 稲富雄一, 于雲青, 井上 弘士, 青柳 睦

    情報処理学会研究報告ハイパフォーマンスコンピューティング(HPC)   2007.8

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    Language:Japanese  

    ペタフロップス級時代の次世代スーパーコンピュータの設計開発に向けた統合型システム性能評価環境 PSI-SIM について述べる。本環境は、実践的な並列アプリケーションから生成した通信プロファイルを基に、所望するインターコネクトやシステム全体の性能を高速かつ精度良く予測するとともに、アプリケーションの性能解析や可視化を支援する。本稿では、通信プロファイルを高速に生成するためのプログラムコード抽象化手法を提案する。また、PSI-SIM によるアプリケーションや既存のクラスタシステムの性能評価を行い、シミュレーション時間や見積もり誤差について議論する。This paper presents a system performance evaluation environment, PSI-SIM, toward peta-scale next generation supercomputer development. This environment estimates performances of desired interconnect and system based on communication profile which generated from execution of practical parallel application, and supports easy application analysis and visualization. We propose a program code abstraction method for fast communication profile generation. Furthermore, PSI-SIM simulates applications and an existing cluster system, then the elapsed simulation times and the error rates of the estimation are discussed.

  • 高速かつ正確なキャッシュシミュレーション法とその評価

    小野 貴継, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2007.6

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    Language:Japanese  

    本稿では、高速かつ正確なキャッシュシミュレーション法について述べ、先行研究と定量的な比較を行い有効性を評価する。一般に、キャッシュメモリのシミュレーションにはトレース・ドリブン方式が用いられる。設計空間の拡大に伴い評価対象が増加しており、評価時間が長くなる傾向にある。トレース・サイズの削減によりシミュレーション時間を短縮できるが、精度が低下するという問題が生じる。そこで、本手法はメモリ・アクセスの特徴を利用し、精度を維持しつつ時間の短縮を実現する。先行研究と比較した結果、トレース・サイズは平均 81.7%削減され、キャッシュ・ミス率の予測精度は平均 34.6%向上した。This paper proposes a fast, accurate cache simulation technique for efficient design space exploration, and shows its efficiency by means of comparing with a related approach. Trace-driven simulation is a well known methodology to measure memory-system performance, e.g. cache hit rates. One of advantages of this method is the high-speed of simulations. Since the trend increases the complexity of microprocessor chips, e.g. CMPs, however, it is strongly required to achieve much faster simulations without sacrificing the accuracy of performance prediction. The proposed approach first attempts to characterize the memory-access patters, and then generates a small but well-constructed memory-access trace as a stimulus of cache simulators. In our evaluation, it is observed that the proposed technique reduces the trace size by 81.7% while the accuracy of cache miss rates is improved by 34.6%, compared with SimPoint approach.

  • 大規模再構成可能データパスにおけるオンチップ・ネットワーク・アーキテクチャの検討

    島崎 慶太, 長野 孝昭, 本田 宏明, ファラハドメディプー, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2007.6

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    Language:Japanese  

    Large Scale Reconfigurable Data Path (LSRDP) は、二次元アレイ状に配極した多数の演算器を搭載し、演算器の種類と演算器間のネットワークを再構成可能とするデータパスをもつプロセッサアクセラレータである。LSRDP において、演算器数と演算器間のネットワーク構成の間には面積に関してトレードオフの関係が存在する。本稿では LSRDP に量子化学計算の二電子積分の初期積分部分を実装し、クロスバースイッチにて演算器行間ネットワークを実装する場合の検討を行った。その結果、各演算器を他の9個の演算器と接続した場合、LSRDP 全体の面積が最小となることが明らかになった。Large Scale Reconfigurable Data Path (LSRDP) is a data path type processor accelarator. On the LSRDP, enormous Floating Point number processing Units (FPUs) are arranged as 2-dimensional array, and each FPU and FPU network is reconfigurable. There is a trade-off relation about the area size between the number of FPUs and network configuration for the LSRDP. In this research, the LSRDP area size is estimated under condition that the initial integral part of the quantum chemistry two electron integral calculation is implemented and the crossbar switch is assumed to implement the network connecting each FPU array. As a result, it was obtained that each FPU in an array is connected with the nine FPUs in next array for the minimized LSRDP area size.

  • 高速かつ正確なキャッシュシミュレーション法とその評価

    小野 貴継, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2007.5

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    Language:Japanese  

    本稿では,高速かつ正確なキャッシュシミュレーション法について述べ,先行研究と定量的な比較を行い有効性を評価する.一般に,キャッシュメモリのシミュレーションにはトレース・ドリブン方式が用いられる.設計空間の拡大に伴い評価対象が増加しており,評価時間が長くなる傾向にある.トレース・サイズの削減によりシミュレーション時間を短縮できるが,精度が低下するという問題が生じる.そこで,本手法はメモリ・アクセスの特徴を利用し,精度を維持しつつ時間の短縮を実現する.先行研究と比較した結果,トレース・サイズは平均81.7%削減され,キャッシュ・ミス率の予測精度は平均34.6%向上した.

  • 大規模再構成可能データパスにおけるオンチップ・ネットワーク・アーキテクチャの検討

    島崎 慶太, 長野 孝昭, 本田 宏明, メディプー ファラハド, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2007.5

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    Language:Japanese  

    Large Scale Reconfigurable Data Path(LSRDP)は,二次元アレイ状に配置した多数の演算器を搭載し,演算器の種類と演算器間のネットワークを再構成可能とするデータパスをもつプロセッサアクセラレータである.LSRDPにおいて,演算器数と演算器間のネットワーク構成の間には面積に関してトレードオフの関係が存在する.本稿ではLSRDPに量子化学計算の二電子積分の初期積分部分を実装し,クロスバースイッチにて演算器行間ネットワークを実装する場合の検討を行った.その結果,各演算器を他の9個の演算器と接合した場合,LSRDP全体の面積が最小となることが明らかになった.

  • The potential of temperature-aware configurable cache on energy reduction (計算機アーキテクチャ)

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2007.5

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    Language:English  

    Active power used to be the primary contributor to total power dissipation of CMOS designs but with the technology scaling the share of leakage in total power consumption of digital systems continues to grow. Moreover temperature is another factor that exponentially increases the leakage current. In this paper we show the effects of temperature and technology nodes on the optimal (minimum-energy-consuming) cache configuration for low energy embedded systems. We show that a temperature-aware configurable cache is an effective way to save energy in finer technologies when the embedded system may be used in different temperatures. Our results show that using a temperature-aware configurable cache up to 66% energy can be saved with only 1% performance penalty for instruction cache and 74% energy saving with 4.7% performance loss for data cache.Active power used to be the primary contributor to total power dissipation of CMOS designs, but with the technology scaling, the share of leakage in total power consumption of digital systems continues to grow. Moreover, temperature is another factor that exponentially increases the leakage current. In this paper, we show the effects of temperature and technology nodes on the optimal (minimum-energy-consuming) cache configuration for low energy embedded systems. We show that a temperature-aware configurable cache is an effective way to save energy in finer technologies when the embedded system may be used in different temperatures. Our results show that using a temperature-aware configurable cache, up to 66% energy can be saved with only 1% performance penalty for instruction cache and 74% energy saving with 4.7% performance loss for data cache.

  • チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析

    福本 尚人, 三原 智伸, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2007.5

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    Language:Japanese  

    複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている。CMP は、複数コアで並列処理することで高い演算性能を達成することができる。しかしながら、メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の上昇により、メモリウォール問題が深刻化する。主記憶のアクセス時間を隠蔽する方法のひとつにデータ・プリフェッチがある。CMP においてデータ・プリフェッチを行う場合、コア間の相互作用があるため、シングルコアプロセッサとは異なる効果が現れる。そこで本稿では、CMP におけるデータ・プリフェッチが性能へ与える影響を分析した。その結果、プリフェッチしたデータが無効化される割合は極めて小さく、プリフェッチを発行したコア以外のメモリアクセス時間を隠蔽するプリフェッチが約5%あることが明らかになった。Chip Multiprocessors (or CMPs) can achieve higher performance by means of exploiting thread level parallelism. Increasing the number of processor cores in a chip dramatically improves the peak performance. However, since the memory bandwidth does not scale with the number of cores, the negative impact of the memory-wall problem becomes more critical. Data prefetching is a well known approach to compensating for the poor memory performance, and has been employed in commercial processor chips. Although a number of prefetching techniques have so far been proposed, in many cases, they have assumed that the processor core in a chip is only one. In CMP chips, there are some shared resources such as L2 caches, buses, and so on. Therefore, the effect of prefetching on CMPs should be different from that on single-core processors. In this paper, we analyze the effect of prefetching on CMP performance. This paper first classifies the impact of prefetch operations issued during a program execution. Then, we discuss qualitatively and quantitatively the effect of prefetching to the memory performance. The experimental results show that the negative effect of invalidation of prefetched data is very small. In addition, it is observed that about 5% of prefetch operations improve the cache hit rates of other cores.

  • チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析

    福本 尚人, 三原 智伸, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2007.5

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    Language:Japanese  

    複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMPは,複数コアで並列処理することで高い演算性能を達成することができる.しかしながら,メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の上昇により,メモリウォール問題が深刻化する.主記憶のアクセス時間を隠蔽する方法のひとつにデータ・プリフェッチがある.CMPにおいてデータ・プリフェッチを行う場合,コア間の相互作用があるため,シングルコアプロセッサとは異なる効果が現れる.そこで本稿では,CMPにおけるデータ・プリフェッチが性能へ与える影響を分析した.その結果,プリフェッチしたデータが無効化される割合は極めて小さく,プリフェッチを発行したコア以外のメモリアクセス時間を隠蔽するプリフェッチが約5%あることが明らかになった.

  • 動的再構成可能プロセッサ Vulcan2 とそのソフトウェア開発環境ISAccに関する研究

    平木 哲夫, 門内 伸吾, 山崎 陽介, 神戸 隆行, GAUTHIER Lovic, MAURO GOULART FERREIRA Victor, TROUVE Antoine, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report   2007.5

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    Language:Japanese  

    特定用途向けプロセッサとは,アプリケーションに特化した命令を実行することによって,汎用プロセッサに対して高性能を実現するものである.本稿では,特定用途向けプロセッサの実現方式として,データパスに動的再構成可能ハードウェアを用いたプロセッサVulcan2とそのソフトウェア開発環境ISAccを提案する.また,実際にISAccを用いてアプリケーションをVulcan2シミュレータ上に実装した結果を解析し,Vulcan2及びISAccの評価を行った.

  • 通信タイミングを考慮したランク配置最適化技術

    森江 善之, 末安 直樹, 松本 透, 南里 豪志, 石畑 宏明, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2007.3

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    Language:Japanese  

    本稿では,通信性能の悪化の主要因である通信の衝突を避けるためのランク配置最適化技術の提案を行う.メッセージごとに通信のタイミングを考慮することで,衝突を回避する高精度なMPIランク配置最適化の提案を行った.また,本手法では衝突を制御するためIn this paper, it proposes the rank optimization of rank allocation technology of avoiding the communication contention that is the key factor of the deterioration of the communication performance. It proposes the method is possible to ward off a communication contention was allcated by considering the communication-timing of each message. Moreover, this method has a overhead that it has to add synchronous function.In the evaluation experiment, it check how does this method cut down communication time including that overhead. The communication pattern of the recursive doubling and the communication pattern of the real application such as CG and umt2000 are used in this evalucation experiments. The ratio of reduction in the communication time are 45% or less for order rank allocation , 24% or less for previous work rank allcation in the experiment.

  • 単一磁束量子回路による再構成可能な大規模データパスをもつプロセッサ

    高木 直史, 村上 和彰, 藤巻 朗, 吉川 信行, 井上 弘士, 本田 宏明

    電子情報通信学会技術研究報告. SCE, 超伝導エレクトロニクス   2007.1

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    Language:Japanese  

    デスクサイドに設置可能な10テラフロップス級の超伝導コンピュータとして,単一磁束量子回路による再構成可能な大規模データパスをもつプロセッサを提案する.

  • Drowsyキャッシュにおけるモード切替アルゴリズムの評価

    図子純平, 冨山 宏之, 高田 広章, 井上 弘士

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2006.11

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    Language:Japanese  

    組込み機器において、特にバッテリ駆動型のシステムでは消費エネルギーの削減が重要となる。近年、汎用プロセッサだけでなく組込み向けプロセッサにもキャッシュメモリが搭載されるようになってきている。また、回路の微細化によりキャッシュメモリにおけるリークエネルギーは年々増加しており、リークエネルギーの削減が求められている。キャッシュのリークエネルギー削減手法のひとつに、Drowdyキャッシュがある。この手法では、キャッシュラインのモードを低リークモードに切り替えることで、リークによる消費エネルギーを削減する。しかし、低リークモードのキャッシュラインへアクセスが発生した場合、ラインを通常モードに切り替える必要があり、この切替には1~数サイクルの切替ペナルティとエネルギーオーバーヘッドが発生する。本論文では、これらの性能低下を最小限に抑えつつ、リークエネルギーを小さくするアルゴリズムとして時間的局所性を応用しモード切替にウェイ予測を用いたウェイ予測Drowsyキャッシュを提案する。提案手法に対し、性能とリークエネルギーの削減に関しての評価を行う。In the design of embedded systems, especially battery-powered systems, it is important to reduce energy consumption. In these days, cache memories are used not only in general-purpose processors but also in processors for embedded systems. Static energy (leakage energy) consumed in cache has been increasing with the decrease of the feature size. The Drowsy cache is one of the techniques to reduce leakage energy consumption of caches. The Drowsy cache reduces leakage energy by changing cache line mode into the low-leakage mode. In the Drowsy cache, when the cache line in the low-leakage mode is accessed, it has to be changed into the normal mode, and it takes one or more clock sysles. Thus, these penalty cycles may significantly degrade the cache performance. In this paper, we propose three kinds of Way-Prediction Drowsy Cache which achieve a high-energy reduction with the minimum performance overhead. Experimental results demonstrate the effectiveness of the proposed cache architectures.

  • メモリ・アーキテクチャ・ベンチマーキング手法の提案

    小野 貴継, 井上 弘士, 村上 和彰

    情報処理学会研究報告システム評価(EVA)   2006.8

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    Language:Japanese  

    本稿では,高い精度を維持しつつ,短時間でのシミュレーションを可能とするメモリ・アーキテクチャ・ベンチマーキング手法を提案する.一般に,メモリ.アーキテクチャの評価では,アドレス・トレースに基づいたシミュレーションを行う.アプリケーション・プログラムの高機能化によりアドレス・トレースサイズが増加していることからシミュレーション時間が長くなる傾向にあり,シミュレーション時間の短縮が不可欠である.アドレス・トレースサイズを削減することでシミュレーション時間を短縮できるが,精度が低下するという問題がある.そこで本手法は,まず,トレースを小規模なトレースに分割し,それぞれの類似性に基づき代表となるトレースを選択する.これによりシミュレーションするトレースが小さくなり,時間を短縮できる.キャッシュ性能測定に基づく評価実験の結果,本手法はシミュレーション時間を平均77.6%短縮し,そのときのキャッシュヒット率の予測誤差は平均4.2%であった.In order to determine the memory architecture from a lot of design candidates, we use a trace-driven simulation. It is a common approach for evaluating memory architecture. However, it also demands much time. In this paper, we propose a Memory Architecture Benchmarking technique. It is possible that to reduce the simulation time while maintaining simulation accuracy. In order to evaluate validity of proposed technique, we measured the cache hit ratio. In our evaluation, the proposed technique reduces the simulation time about 77.6% and cache hit ratio prediction errors about 4.2% in the average.

  • 近似文字列照合プログラム実行の特徴解析と高速化に関する検討

    柴田 圭, 馬場 謙介, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング   2006.7

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    Language:Japanese  

    本稿では高速なウイルス検索実現のため,近似文字列照合のアルゴリズムの1つであるBP法(Bit Parallel Algorithm)の高速プログラム実行に関して検討する.現在ウイルス検索は,不正プログラムの特徴を定義したファイルを用意し,診断対象ファイルとの完全一致を基本としている.そのため既存ウイルスを改変した亜種ウイルスを発見することができない.この問題の解決策として近似文字列照合の応用が考えられる.そこで,高速かつ高機能なウイルス検索の実現を目指し,近似文字列照合プログラム実行の特徴解析を行った.まず,プログラム実行時に必要となるメモリ容量と実行命令の出現頻度を解析した.その結果,メモリ性能に関しては現在のプロセッサに搭載されたL1キャッシュメモリの容量で十分であることが分かった.また命令の実行頻度解析において,データ依存関係のある命令列の実行頻度に偏りがあることを見いだした.さらに,データの依存関係のある命令列に対しRFU(Reconfigurable Function Unit)を利用することで,およそ14%の性能向上を期待できることが分かった.

  • キャッシュメモリ中の衰退ラインを利用したメモリ整合性検証の高速化

    坂口 高宏, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング   2006.7

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    Language:Japanese  

    本稿では,メモリ整合性検証を前提としたプロセッサ性能オーバヘッドの隠蔽技術を提案する.メモリ整合性検証では,保護対象メモリ空間の状態を安全な記憶領域に保持することで,ロードデータに対する改ざんを検出する.しかしながら,オンチップ・キャッシュやメモリバンド幅を浪費するため,プロセッサ性能に大きな悪影響を与える.この原因の1つは,プログラム実行にプロセッサが必要とするデータとメモリ整合性検証用データがキャッシュ領域で競合を引き起こすことにある.つまり,キャッシュミスに伴うメモリアクセスが発生し,その結果,プロセッサ性能が低下する.これを解決するために,衰退ラインと呼ばれるアクセス頻度の低いキャッシュ・ラインにメモリ整合性検証用データを配置する.これにより,プログラム実行に必要となるデータがキャッシュから追い出されることを防ぐ.ベンチマーク・プログラムを用いた定量定期評価を行った結果,従来の手法と比較して,平均23.8%の性能オーバヘッド削減を達成した.

  • チップマルチプロセッサにおけるキャッシュメモリの特性解析

    三原 智伸, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2006.7

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    Language:Japanese  

    近年,より高い性能の実現を目的として1つのチップ上に複数のプロセッサコアを搭載したCMP (Chip MultiProcessor) アーキテクチャが注目されている.メモリバンド幅の制約,メモリウォール問題のさらなる深刻化を背景として,今後プロセッサシステムの高性能化を実現するには,CMPに適したメモリシステムを構築することは不可欠となる.メモリシステムの中でもオンチップ・キャッシュの構成は性能に与える影響が大きく,その主な設計選択肢としてプロセッサコア間での共有/非共有がある.本稿では,CMPにおけるキャッシュの共有と非共有によるメモリ性能への影響を解析し,L2キャッシミス率の差によりメモリ性能の優劣が異なる事を明らかにした.To achieve higher performance, CMP (Chip MultiProcessor) is focused today. Because of narrow bus bandwidth and the memory wall problem, it is necessary to design the memory system which is suitable for CMP. In the system, on-chip cache architecture has a large impact on performance, and to decide sharing/dedicating an on-chip cache among multiple processor cores is a important choice. In this paper, we studied the difference of performance in shared-cacheCMP and dedicate-cacheCMP. We analyzed the factor which impacts memory-access-time qualitatively and quantitatively, and revealed that L2cache miss rate makes the largest gap between them.

  • 演算結果再利用による高信頼かつ低消費電力なプロセッサに関する検討

    橋口 陽祐, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2006.6

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    Language:Japanese  

    プロセッサにおけるソフトエラー耐性の低下が問題になっている.ソフトエラーとは,雑音が原因で回路が一時的に誤動作する現象である.信頼性を向上させるため,メモリではパリティやECC等の誤り検出/訂正コードが用いられる.しかしながら,組合せ回路にこのような誤り検出/訂正コードを加えることは難しく,多くの場合はプログラム実行を多重化(複数回実行)することでエラー検出を可能にしている.本研究では,演算結果の再利用に基づく高信頼かつ低消費エネルギーなプロセッサアーキテクチャを検討する.本手法ではプログラム中の同一命令の演算結果を演算結果再利用テーブルに保持しておき,それを再利用する.演算結果再利用テーブルはECCで保護するため,各命令の実行を多重化することなく高い信頼性を実現できる.これにより,信頼性の向上に伴う消費エネルギー・オーバーヘッドを削減する.定量的評価を行った結果,従来の多重化に基づく方式では,多重度2のとき100%であった消費エネルギー・オーバーヘッドを6.3%に削減することができた.

  • A Reconfigurable Functional Unit for Adaptable Custom Instructions(集積回路技術とアーキテクチャ技術の協調・融合へ向けた,プロセッサ,並列処理,システムLSIアーキテクチャ及び一般)

    電子情報通信学会技術研究報告. ICD, 集積回路   2006.6

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    Language:English  

    This paper presents a reconfigurable functional unit (RFU) for an adaptive dynamic extensible processor. The processor can tune its extended instructions to the target applications, after chip-fabrication, which brings about more flexibility. The custom instructions (CIs) are generated deploying the hot basic blocks during the training mode. In the normal mode, CIs are executed on the RFU. A quantitative approach was used for designing the RFU. The RFU is a matrix of functional units with 8 inputs and 6 outputs. Performance is enhanced up to 1.5 using the proposed RFU for 22 applications of Mibench. The size of configuration memory has been reduced by 40% through making the RFU partially reconfigurable, finding subsets of CIs and merging small CIs into one configuration. This processor needs no extra opcodes for CIs, new compiler, source code modification and recompilation.

  • プログラムの実行経路の偏りに着目した分岐予測法

    築地孝典, 井上 弘士, 村上和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2006.6

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    Language:Japanese  

    近年多くの高性能プロセッサは分岐予測器を搭載している.分岐予測ミスが発生した場合には誤った命令列が実行されるため,分岐予測精度がプロセッサの性能および消費エネルギーに与える影響は大きい.より高精度な分岐予測の実現を目的として,大規模かつ複雑な分岐予測器も提案されている.しかしながら,その結果分岐予測における消費エネルギーが増大し,プロセッサの全消費エネルギーに悪影響を及ぼすようになってきた.前述したように,分岐予測ミス時には将来無効化される命令が実行されるため,プロセッサの消費エネルギーを増加させる.したがって,高い分岐精度を維持しつつ分岐予測器の低消費エネルギー化を達成することが極めて重要となる.そこで本研究では,分岐予測精度の向上と消費エネルギーの低減を目的とし,実行経路の偏りに着目した新しい分岐予測法を提案する.プログラム中には実行頻度の高い命令列(ホットパス)が存在し,ホットパス中の分岐命令は高確率で決まった方向に分岐する.また,少数のホットパス実行時間が全実行時間の大部分を占める.提案する分岐予測法では,ホットパス中の分岐命令と分岐先を小容量のメモリに保持し,ホットパス実行中はそのメモリを参照することで分岐予測を行う.従来のGshare分岐予測器と比較した結果,提案手法の採用により分岐予測ミス率は約22ポイント増加したが,分岐予測器の消費エネルギーを約40%削減することができた.Modern high performance processors employ branch predictors. The accuracy of branch prediction in fluences the processor performance because the processor executes wrong instructions when a mis-prediction occurs. To improve accuracy of branch prediction, large scale and complex branch predictors have been proposed. How-ever,the energy of branch predictors has been increasing. As mentioned above, when a mis-prediction occurs, total chip energy is increased due to the execution of invalid instructions. Therefore, achieving high accuracy of branch prediction and reducing the energy consumption of the branch predictor are very important. We propose a new method to solve the issues. It is well known that there is a small number of instruction paths executed frequently in program executions. In the hotpath, branch instructions tend to be output the same execution results, i.e. the same branch direction and the same target address. Moreover, the execution time of some hotpaths have a majority of the total execution time. A method of branch prediction we propose predicts by accessing to small memory that have branch instruction address and branch target address for hotpaths. We compare this method with Gshare predictor, As a result, it is observed that although the mis-prediction rate increases by 2.2 points, we can reduce the energy consumption by 40%.

  • プログラムの実行経路の偏りに着目した分岐予測法

    築地 孝典, 井上 弘士, 村上 和彰

    電子情報通信学会技術研究報告. ICD, 集積回路   2006.6

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    Language:Japanese  

    近年多くの高性能プロセッサは分岐予測器を搭載している.分岐予測ミスが発生した場合には誤った命令列が実行されるため,分岐予測精度がプロセッサの性能および消費エネルギーに与える影響は大きい.より高精度な分岐予測の実現を目的として,大規模かつ複雑な分岐予測器も提案されている.しかしながら,その結果分岐予測における消費エネルギーが増大し,プロセッサの全消費エネルギーに悪影響を及ぼすようになってきた.前述したように,分岐予測ミス時には将来無効化される命令が実行されるため,プロセッサの消費エネルギーを増加させる.したがって,高い分岐精度を維持しつつ分岐予測器の低消費エネルギー化を達成することが極めて重要となる.そこで本研究では,分岐予測精度の向上と消費エネルギーの低減を目的とし,実行経路の偏りに着目した新しい分岐予測法を提案する.プログラム中には実行頻度の高い命令列(ホットパス)が存在し,ホットパス中の分岐命令は高確率で決まった方向に分岐する.また,少数のホットパス実行時間が全実行時間の大部分を占める.提案する分岐予測法では,ホットパス中の分岐命令と分岐先を小容量のメモリに保持し,ホットパス実行中はそのメモリを参照することで分岐予測を行う.従来のGshare分岐予測器と比較した結果,提案手法の採用により分岐予測ミス率は約2.2ポイント増加したが,分岐予測器の消費エネルギーを約40%削減することができた.

  • 演算結果再利用による高信頼かつ低消費電力なプロセッサに関する検討

    橋口陽祐, 井上 弘士, 村上和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2006.6

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    Language:Japanese  

    プロセッサにおけるソフトエラー耐U性の低下が問題になっている.ソフトエラーとは 雑音が原因で回路が一時的に誤動作する現象である.信頼性を向上させるため メモリではパリティやECC等の誤り検出/訂正コードが用いられるしかしながら 組合せ回路にこのような誤り検出/訂正コードを加えることは難しく 多くの場合はプログラム実行を多重化(複数回実行)することでエラー検出を可能にしている本研究では 演算結果の再利用に基づく高信頼かつ低消費エネルギーなプロセッサアーキテクチャを検討する本手法ではプログラム中の同一命令の演算結果を演算結果再利用テーブルに保持しておき それを再利用する.演算結果再利用テーブルはECCで保護するため 各命令の実行を多重化することなく高い信頼性を実現できるこれにより 信頼性の向上に伴う消費エネルギー・オーバーヘッドを削減する.定量的評価を行った結果 従来の多重化に基づく方式では 多重度2のとぎ100%であった消費エネルギー・オーバーヘッドを63%に削減することができた.The decrease in the soft error tolerance in processors becomes a problem. The soft error is a phe nomenon that the circuit does not malfunctions temporarily by the noise. To improve reliability, there is parity and ECC in the memory. However, it is difficult to add the error detection/correction code in combinational circuits. It enables the error detection by multiplexing the execution program. It has the problem that increases the energy consumption. In this research, We investigate the reliable datapath by reusing execution results. It does not execute the same instruction in detail. It maintains the result in a table, and obtains the result without ALU. The table with ECC can have reliability. The energy consumption depends on the table composition. Result of examining table composition, it can adjust the amount of the increased energy consumption to 6.3%. Key words soft error, reliability, energy consumption

  • 新世代マイクロプロセッサアーキテクチャ(後編):2.新しいデザインバランス 2.信頼性・安全性とプロセッサ

    井上 弘士

    情報処理   2005.11

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    Language:Japanese  

  • 待機ラインへの参照密度に基づく低リーク・キャッシュの動的制御

    小宮 礼子, 井上弘士, 村上和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2005.8

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    Language:Japanese  

    これまでに多くの低リーク・キャッシュが提案された.しかしながら,これらの手法は待機状態ラインのデータを破棄するため,ミス回数が増加し必然的に性能が低下する.そこで本稿では低リーク・キャッシュにおける性能低下抑制方式として,常活性ライン方式を提案する.具体的には,性能低下の原因となる待機状態ライン・アクセスの局所性を考慮し,アクセスが集中するラインは常活性ラインにする.これまでに提案されたCache decay方式では,15.1%程度の性能低下をもたらす事で92.7%のリーク削減率を達成した.これに対し,本稿で提案する方式を適用すると,同程度のリーク削減率90.6%を維持しつつ,性能低下を5.0%に抑制することができた.A number of techniques to reduce cache leakage energy have so far been proposed. However, in these techniques, flushing the data of a turning off line causes a new cache miss. And, the increase miss degrade processor performance. We have analyzed the detail of cache-access behavior, and have found that there is a locality of accesses to the turning-off lines. Based on this observation, we propose a cache management technique to alleviate the negative effect of low-leakage caches. In our approach, cache lines having high degree of increase-miss locality are forced to stay in the high-speed but high-leakage mode. In our evaluation, the proposed scheme worsens the performance by only 5.0% with the same degree of energy reduction of the Cache decay approach.

  • 実行振舞いを鍵情報とする不正プログラムの動的検出方式

    井上 弘士, 岩佐崇史

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2005.8

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    Language:Japanese  

    本稿では、コンピュータ・システムの安全性向上を目的とした、動的プログラム認証方式を提案する。また、その安全性に関する定性的評価、ならびに、コスト/性能オーバヘッドに関する定量的評価を行う。本方式では、実行の振舞いを共通の秘密鍵情報として利用することで、1) 低い性能オーバヘッド、ならびに、2)連続的なプログラム認証、を可能にする。アプリケーション発行側では、共通秘密鍵から決定される「プログラム実行の振舞い」を実現するオブジェクト・コードを生成する。一方、利用者がわでは、専用プロファイラを用いて鍵となる実行の振舞いを動的に検出する。もし、「鍵としての実行の振舞い」 が検出できなかった場合にはプロセッサに実行停止割り込みを発行する。To challenge the security problem, we propose a hardware-base intrusion detection technique which regards the dynamic program-execution behavior as a certification key. Based on secret key. Based on secret key information, we determine an execution behavior. Then an object code which generates the determined execution behavior at run time is constructed by a secure compiler. While the program execution, a secure profiler monitors the execution behavior. If the secure profiler can not see the determined behavior, it alarms the microprocessor for terminating the current program execution. Since the viruses do not know the behavior required to continue the execution on the microprocessor, we can detect and prohibit the malicious attacks at the beginning of its execution.

  • 待機状態ラインに対する参照局所性を考慮した低リーク・キャッシュの性能低下抑制方式

    小宮 礼子, 井上 弘士, モシニャガ・ワシリー, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2004.12

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    Language:Japanese  

    これまでに多くの低リーク・キャッシュが提案されてきた。しかしながら、これらの手法を用いると待機状態ラインへの低速なアクセスが発生するため、必然的に性能が低下する。そこで本稿では低リーク・キャッシュにおける性能低下抑制方式として、常時活性化(always-awake)ライン方式を提案する。具体的には、性能低下の原因となる待機状態ライン・アクセスの局所性を考慮し、アクセスが集中するラインは常時活性化状態にする。これまでに提案されたDrowsy方式では、15%程度の性能低下をもたらす事で84%のリーク削減率を達成した。これに対し、本稿で提案するalways-awakeラインを用いた場合、同程度のリーク削減率を維持しつつ、性能低下を8?11%に抑制することができた。A number of techniques to reduce cachu leakage energy have so far been proposed.However,in these techniques,low speed accesses to a standby mode line degrade processor performance.We have analyzed the detail of cache-access behavior,and have found that there is a locality of accesses to the standby-mode lines.Based on this observation,we prppose a cache management technique to alleviate the nagative effect of low-leakage caches.In our approach,cache lines having high degree of sleep-hit locality are forced to stay in the high-speed but high-leakage mode.In our evaluation,it has bee observed that the Drowsy cache can achieve the performance by only 8縲鰀11% with the same degree of energy reduction of the Drowsy approach.

  • キャッシュ・ミス頻発命令とその特徴解析

    堂後 靖博, 三輪 英樹, ヴィクトル・マウロ・グラール・フェヘイラ, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2004.12

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    Language:Japanese  

    メモリ・ウォール問題(プロセッサ?主記憶間の性能差拡大)を解決する有効な手段の1つとして,Delinquent命令の活用がある.例えば,Delinquent命令のアドレス計算用コードを別スレッドとして生成し,これを投機実行する事でプリフェッチ精度を向上できる.しかしながら,プロセッサ?主記憶間の性能差は依然として拡大の一途を辿っており,Delinquent命令に着目したより効果的な高性能化方式の確立が望まれる.そこで本稿では,D命令に関する特徴解析を行う.具体的には,Delinquent命令の発生頻度や入力依存性,生存区間,アクセス・パタン等について調査する.本研究で得られた結果は,Delinquent命令に基づくメモリ性能高性能化技術開発の基礎データとして用いる事ができる.Recent remarkable advances of VLSI technology have been increasing processor speed and DRAM capacity dramatically. However, the advances also have introduced a large and growing performance gap between the processor and DRAM, this problem is referred to as "Memory Wall", resulting in poor total system performance in spite of higher processor performance. In order to solve this problem, researchers have been proposed high-performance techniques to alleviate the effect of delinquent memory-access instructions. In this paper, we investigate the detail of behavior of the delinquent memory-access instructions. The results presented in this paper will be useful to develop new approaches against the memory wall problem.

  • キャッシュ・ミス頻発命令を考慮した メモリ・システムの高性能化

    三輪 英樹, 堂後 靖博, ヴィクトルM グラールフェヘイラ, 井上 弘士, 村上 和彰

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2004.12

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    Language:Japanese  

    マイクロプロセッサと主記憶との動作周波数差は,年々拡大する一方である.両者の周波数差は,マイクロプロセッサの性能阻害要因であり,一般的にメモリ・ウォール問題と呼ばれる.本稿では,メモリ・ウォール問題の解決策のうち,再計算に基づくメモリ・システム高性能化手法 CCC (Computing Centric Computation)を提案する.CCC は,キャッシュ・ミス頻発命令を実行する代わりに再計算を行なうことで,主記憶へのアクセス回数を削減する.本稿では,性能向上が得られる可能性があるかどうかに関する予備的な評価を行なった.評価対象ベンチマークにおいて最大 45.3% の実行サイクル数削減率を達成した.In recent years,the performance gap between microprocessor speed and main memory Latency has been increasing.This problem prevents higher throughput improvements and is well-known in the literature as the Memory-Wall Problem (MWP).This paper proposes a new method to minimize the MWP effect by means of [re-computation].The basic idea is to replace frequently cache-missed loads (or delinquent loads) with a piece of code that regenerates the missed value (recomputation code).This method can be reduce the number of main memory accesses and consequently alliviate the MWP.From the experiments,one can obtain up to 45.3% reduction on computation time for SPEC2000 benchmark programs.

  • データパス分割に基づく高信頼プロセッサの提案とその予備評価

    松坂 茂治, 井上 弘士

    情報処理学会研究報告. SLDM, [システムLSI設計技術]   2004.12

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    Language:Japanese  

    コンピュータ・システムの高い信頼性を保つためには,障害の原因となる故障を検出する必要がある.故障を検出する一般的な手法として,時間的または空間的冗長性の利用が挙げられる.しかし,それらの冗長性の実現には追加ハードウェアや実行時間の増加といった問題が生じる.本稿では,ハードウェアの大幅な変更をすることなく空間的冗長性を実現するデータパス分割方式を提案する.また,演算時に必要となる最小のビット幅を考慮し,実行時間オーバヘッドを削減する方式を提案する.最善の場合を想定し実行時間を測定した結果,冗長度2の場合で平均1.62倍,4の場合で平均3.09倍の実行時間増加となり,本手法は非常に有効であることが確認できた.

  • 不正プログラムの実行防止を目的とするオンチップ・キャッシュ・アーキテクチャ

    井上 弘士

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2004.7

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    Language:Japanese  

    本稿では,コンピュータ・システムの安全性向上を目的とし,それを実現するためのアーキテクチャ・アプローチとしてセキュア・キャッシュ(SCache)を提案する.また,その安全性,性能,ならびに,消費エネルギーに関する評価を行う.近年,多くのコンピュータ・ウィルスはバッファ・オーバフローを引き起こし,関数戻りアドレスを改ざんする事でプログラム実行制御を乗っ取る.この問題を回避するため,SCache は書き込まれた戻りアドレス値の複製を生成する.ベンチマーク・プログラムを用いて定量的評価を行った結果,多くのプログラムにおいて99.7%以上の戻りアドレスの安全性を保障することができた.This paper proposes an architectural support to improve computer security, called Secure Cache (SCache), and evaluates its energy/security efficiency. A number of malicious codes attempt to hijack program-execution flow by causing stack smashing that corrupts the return address stored in a stack. In order to avoid the return address corruption, SCache generates a replica data in the cache area. In our evaluation, for many benchmarks, it is observed that more than 99.7% of return-address loads can be protected.

  • オペランド再利用によるレジスタ・ファイルの低消費電力化

    高村 拓志, 井上 弘士, G.MoshnyagaVasily

    情報処理学会研究報告計算機アーキテクチャ(ARC)   2002.8

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    Language:Japanese  

    本稿では、オペランド再利用によるレジスタ・ファイル・アクセス数の削減手法を提案する。プログラム実行時、演算対象となるソース・オペランドはレジスタ・ファイルから読み出される。従来のプロセッサでは、2つの連続した命令が同一ソース・オペランドを必要とする場合、それぞれの命令に関してレジスタ・ファイル読出しが実行される。これに対し、提案手法では、先行命令によって読み出されたソース・オペランドの値をパイプライン・レジスタ内に保存し、後続命令のオペランド・フェッチ時に再利用する。また、RAWハザードを解決するために実装されたフォワーディング機能を活用することで、レジスタ・ファイル書込みに関するアクセス数も削減する。ベンチマーク・プログラムを用いて実験を行った結果、最大で62%のレジスタ・ファイル・アクセス数を削減できた。This paper proposes an energy reduction technique for register files. The proposed approach attempts to reuse operand data read from the register file in order to reduce the number of register-file accesses. If sequentially executed instructions, i and j, specify the same source operand, then the operand data read from the register file by the instruction i is reused for the instruction j. In this case, the operand fetch for the instruction j can be performed without register file activation, saving energy consumption. As well as the read operation, we can eliminate register-file write accesses by exploiting forwarding unit, which is used for solving RAW pipeline hazard problem. In our simulation, it is observed that the proposed approach can reduce the total number of register-file accesses by 62% from a conventional model.

  • 低消費電力メディア・アプリケーション向けヒストリ・ベース・タグ比較キャッシュの評価

    井上 弘士, Moshnyaga Vasily G., 村上 和彰

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング   2002.4

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    Language:Japanese  

    これまでに我々は,ダイレクト・マップ命令キャッシュの低消費エネルギー化を目的として,ヒストリ・ベース・タグ比較(HBTC:History Based Tag-Comparison)方式を提案した.従来型キャッシュでは,ヒット/ミス判定のために,タグ比較が毎アクセス実行される.これに対し,HBTCキャッシュでは,プログラムの実行履歴に基づき必要に応じてタグ比較を行う.そして,無駄なタグ比較処理を動的に検出・削除し,命令キャッシュの低消費エネルギー化を実現する.本稿では,これまでに提案したHBTCキャッシュを改良し,オーバヘッドの小さい新しい実現方式を示す.また,信号処理アプリケーションを中心としたベンチマーク・プログラムを用いて,性能ならびに消費エネルギーに関するより詳細な評価を行う.

  • 低消費電力メディア・アプリケーション向けヒストリ・ベース・タグ比較キャッシュの評価

    井上 弘士, Moshnyaga Vasily G., 村上 和彰

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム   2002.4

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    Language:Japanese  

    これまでに我々は,ダイレグト・マップ命令キャッシュの低消費エネルギー化を目的として,ヒストリ・ベース・タグ比較(HBTC:History Based Tag-Comparison)方式を提案した.従来型キャッシュでは,ヒット/ミス判定のために,タグ比較が毎アクセス実行される.これに対し,HBTCキャッシュでは,プログラムの実行履歴に基づき必要に応じてタグ比較を行う.そして,無駄なタグ比較処理を動的に検出・削除し,命令キャッシュの低消費エネルギー化を実現する.本稿では,これまでに提案したHBTCキャッシュを改良し,オーバヘッドの小さい新しい実現方式を示す.また,信号処理アプリケーションを中心としたベンチマーク・プログラムを用いて,性能ならびに消費エネルギーに関するより詳細な評価を行う.

  • 二電源電圧を用いた命令発行メモリの低消費電力化手法

    辻 寛司, 井上 弘士, モシニャガワシリー

    情報処理学会研究報告システムLSI設計技術(SLDM)   2001.11

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    Language:Japanese  

    命令発行メモリ(命令ウィンドウ)の低消費電力化を目的として、適応型命令発行メモリが提案された。プログラムが有する命令レベル並列度に応じて使用可能なエントリ数(命令発行メモリ・サイズ)を動的に最適化し、負荷容量を削減することで低消費電力化できる。本稿では、更なる低消費電力化を実現するため、二電源電圧を用いた適応型命令発行メモリを提案する。従来の適応型命令発行メモリでは、単一電源電圧が用いられる。これに対し、提案手法では、命令発行メモリ・サイズを縮小した際に低電源電圧を使用する。つまり、命令発行メモリ・サイズの変更に応じて電源電圧も変化させる。CMOS 回路の消費電力は電源電圧の2乗に比例するため、低電源電圧化により大幅な消費電力の削減を期待できる。また、命令発行メモリ・サイズを縮小した場合にのみ低電源電圧を用いるため、低電源電圧化に伴う遅延時間オーバヘッドを隠蔽できる。評価を行った結果、本手法を適用することで、大幅な性能低下を伴うことなく最大36%の命令発行メモリ消費電力を削減できた。This paper presents a novel architectural technique to reduce energy dissipation of adaptive issue queue, whose functionality is dynamically adjusted at runtime to match the changing computational demands of instruction stream. In contrast to existing schemes, the technique exploits a new freedom in queue design, namely the voltage per access. Since Since loading capacitance operated in the adaptive queue varies in time, the clock cycle budget becomes inefficiently exploited. We propose to trade-off the unused cycle time with supply voltage, lowering the voltage level when the queue functionality is reduced and increasing it with the activation of resources in the queue. Experiments show that the approach can save up to 36% of the issue queue energy without large performance and area overhead.

  • タグ比較結果の再利用によるキャッシュメモリの低消費電力化

    井上 弘士, MoshnyagaG.Vasily, 村上 和彰

    情報処理学会研究報告システムLSI設計技術(SLDM)   2001.11

     More details

    Language:Japanese  

    本稿では,低消費エネルギー化を実現する新しい命令キャッシュ・アーキテクチャとして、ヒストリ・ベース・ルックアップ・キャッシュ(HBLキャッシュ)を提案する。また、ベンチマーク・プログラムを用いた定量的評価を行い、その有効性を明らかにする。あるデータを格納可能なキャッシュ内ロケーションが複数存在するセット・アソシアティブ・キャッシュでは、参照データが唯一のウェイにのみ存在する(ヒットの場合)。それにも関わらず、従来型キャッシュでは、アクセス時間を短縮するために全てのウェイが並列に検索される。これに対し、HBL キャッシュは、過去のタグ比較結果を再利用し、参照データ検索における無駄なウェイ・アクセスを回避することで、低消費エネルギー化を実現する。ベンチマーク・プログラムを用いた定量的評価を行った結果、従来型キャッシュと比較して、約0.2%の性能低下を伴うだけで、最大72%のキャッシュ・アクセス消費エネルギーを削減できた。This paper proposes a novel architecture for low-power instruction caches called "history-based look-up cache (HBL cache)". In conventional n-way set-associative cashes, there are n locations where a cache line can be placed in the cache space, and all ways are activated on every cache access because of the parallel search strategy. On the other hand, the HBL cache attempts to reuse the tag comparison results, and reduces the cache-access energy by avoiding the unnecessary way activations. The tag-comparison results are recorded in an extended BTB (Branch Target Buffer) for branch prediction. In our evalutation, it is observed that the HBL cache reduces the energy consumption by about 72% while it degrades the performance by only 0.2%, compared with a conventional set-associative cache.

  • データ圧縮による画像処理用メモリの低消費電力化手法とその評価

    深川 瑞香, 井上 弘士, VasilyG.Moshnyaga

    情報処理学会研究報告システムLSI設計技術(SLDM)   2001.11

     More details

    Language:Japanese  

    本稿では、データ圧縮による画像処理用メモリの低消費電力化手法を提案する。画像処理システムでは、FIFOなどの逐次アクセスを基本動作とするメモリ(フレームメモリ等)が使用される。従来のメモリシステムでは、ワードデータ中に含まれる全てのビットデータが読み出し、書き込みの対象となる。これに対し、本手法では、連続するデータ間の差分情報のみを読み出し・書き込みの対象とする。これにより、活性化すべきビットライン数を削減し、低消費電力化を実現できる。一般に、連続する画素間には相関関係があるため、連続メモリ・アクセス対象データ間の差分をとることで効率的にデータ圧縮を行える。6種類の動画像データを用いて評価を行った結果、フレームメモリの消費電力を11?16%削減できた。This paper propses an idea for reducing power consumption of video memories through data compression. In video memory system, in-order-access memories are used, e.g., frame memory. In a conventional memory, all bitlines are activated for reading or writing. On the other hand, our approach attempts to compress the read (or write) data, and activates only bitlines corresponding to the difference-bits between the successively sccessed data. As a result, we can reduce the power consumption for the memory access by means of reducing the total number of bitline switching. In our simulation, it is ovserved that our approach can reduce the power consumption of frame memory by 11% - 16% for many video sequences.

  • A low-power instruction cache architecture exploiting program execution footprints

    INOUE K.

    Work-in-Progress Session in the 7th International Symposium on High-Performance Computer Architecture, Included in CD Proc.   2001.1

     More details

    Language:Others  

    A Low-Power Instruction Cache Architecture Exploiting Program Execution Footprints

  • Performance/Energy Efficiency of Variable Line-Size Caches on Intelligent Memory Systems

    Koji Inoue, Koji Kai, Kazuaki J. Murakami

    Proc. of the 2nd Workshop on Intelligent Memory Systems   2000.11

     More details

    Language:Others  

    DOI: 10.1007/3-540-44570-6_13

  • A High-Performance and Low-Power Cache Architecture with Speculative Way-Selection

    INOUE Koji, ISHIHARA Tohru, MURAKAMI Kazuaki

    IEICE transactions on electronics   2000.2

     More details

    Language:English  

    A High-Performance and Low-Power Cache Architecture with Speculative Way-Selection
    This paper proposes a new approach to achieving high performance and low energy consumption for set-associative caches. The cache, called way-predicting set-associative cache, speculatively selects a single way, which is likely to contain the data desired by the procesor, from the set designated by a memory address, before it starts a normal cache access. By accessing only the single way predicted, instead of accessing all the ways in a set, energy consumption can be reduced. In order for the way-predicting cache to perform well, accuracy of way prediction is important. This paper shows that the accuracy of an MRU (most recently used)-based way prediction is higher than 90% for most of the benchmark programs. The proposed way-predicting cache improves the ED (energy-delay) product by 60-70% compared to the conventional set-associative cache.

  • MOE: A special-purpose parallel computer for high-speed, large-scale molecular orbital calculation Reviewed

    Koji Hashimoto, Hiroto Tomita, Koji Inoue, Katsuhiko Metsugi, Kazuaki Murakami, Shinjiro Inabata, So Yamada, Nobuaki Miyakawa, Hajime Takashima, Kunihiro Kitamura, Shigeru Obara, Takashi Amisaki, Kazutoshi Tanabe, Umpei Nagashima

    ACM/IEEE SC 1999 Conference, SC 1999   1999.11

     More details

    Language:English  

    DOI: 10.1109/SC.1999.10000

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Industrial property rights

Patent   Number of applications: 1   Number of registrations: 0
Utility model   Number of applications: 0   Number of registrations: 0
Design   Number of applications: 0   Number of registrations: 0
Trademark   Number of applications: 0   Number of registrations: 0

Professional Memberships

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Committee Memberships

  • ACM SIGMICRO   Executive Committee Members   Foreign country

    2023.7 - 2026.6   

  • 主査   主査   Domestic

    2018.3 - 2022.3   

  • 情報処理学会システムアーキテクチャ研究会   主査  

    2018.3 - 2022.3   

      More details

  • Secretary   Secretary   Foreign country

    2015.1 - 2016.12   

  • Organizer   Domestic

    2012.4 - 2013.3   

Academic Activities

  • TPC International contribution

    International Symposium on Microarchitecture (MICRO)  ( Austin ) 2024.11

     More details

    Type:Competition, symposium, etc. 

  • TPC International contribution

    International Symposium on Computer Architecture (ISCA)  ( Argentina ) 2024.6 - 2023.7

     More details

    Type:Competition, symposium, etc. 

  • 学術システム研究センター研究員

    Role(s): Review, evaluation

    2024.4 - 2027.3

     More details

    Type:Scientific advice/Review 

  • TPC International contribution

    International Symposium on High-Performance Computer Architecture (HPCA)  ( Edinburgh ) 2024.3

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Microarchitecture (MICRO)  ( Others ) 2023.10

     More details

    Type:Competition, symposium, etc. 

  • 日本学術会議連携会員

    Role(s): Review, evaluation

    2023.10 - Present

     More details

    Type:Scientific advice/Review 

  • TPC International contribution

    IEEE Micro Top Picks  2023.6

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Computer Architecture (ISCA)  ( Others ) 2023.6

     More details

    Type:Competition, symposium, etc. 

  • JST PRESTO/CREST 量⼦・古典の異分野融合による共創型フロンティアの開拓 領域アドバイザー

    Role(s): Review, evaluation

    2023.6 - 2032.3

     More details

    Type:Scientific advice/Review 

  • Other International contribution

    International Symposium on High-Performance Computer Architecture (HPCA)  ( Others ) 2023.2

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Microarchitecture (MICRO)  ( Others ) 2022.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Computer Architecture (ISCA)  ( Others ) 2022.6

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on High-Performance Computer Architecture  ( Others ) 2022.2

     More details

    Type:Competition, symposium, etc. 

  • International Symposium on High-Performance Computer Architecture International contribution

    ( Others ) 2022.2

     More details

    Type:Competition, symposium, etc. 

    researchmap

  • Other International contribution

    International Symposium on Microarchitecture  ( Others ) 2021.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Computer Architecture (ISCA)  ( Others ) 2021.5 - 2021.6

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on High-Performance Computer Architecture  ( Others ) 2021.2

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Microarchitecture  ( Others ) 2020.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Computer Architecture  ( Spain Spain ) 2020.5 - 2020.6

     More details

    Type:Competition, symposium, etc. 

  • 次世代計算基盤検討部会委員

    Role(s): Review, evaluation

    文部科学省  2020.4 - 2021.3

     More details

    Type:Scientific advice/Review 

  • Other International contribution

    International Symposium on High-Performance Computer Architecture  ( Others ) 2020.2

     More details

    Type:Competition, symposium, etc. 

  • JSTさきがけ革新的な量子情報処理技術基盤の創出 領域アドバイザー

    Role(s): Review, evaluation

    2019.5 - 2025.3

     More details

    Type:Scientific advice/Review 

  • Other International contribution

    International Symposium on Microarchitecture  ( Japan Japan ) 2018.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Computer Architecture  ( UnitedStatesofAmerica UnitedStatesofAmerica ) 2018.6

     More details

    Type:Competition, symposium, etc. 

  • JST さきがけ 「革新的コンピューティング技術の開拓」領域総括

    Role(s): Review, evaluation

    2018.4 - 2023.3

     More details

    Type:Scientific advice/Review 

  • JST さきがけ 「革新的コンピューティング技術の開拓」領域総括

    JST  2018.4 - 2023.3

     More details

  • Other International contribution

    International Symposium on High-Performance Computer Architecture  ( UnitedStatesofAmerica UnitedStatesofAmerica ) 2018.2

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Computer Architecture  ( UnitedStatesofAmerica UnitedStatesofAmerica ) 2017.6

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Microarchitecture  ( Taiwan Taiwan ) 2016.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    18th Asia and South Pacific Design Automation Conference  ( Japan Japan ) 2013.1

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The 41st International Conference on Parallel Processing  ( UnitedStatesofAmerica UnitedStatesofAmerica ) 2012.9

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design 2012  ( UnitedStatesofAmerica UnitedStatesofAmerica ) 2012.7 - 2012.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Conference for High Performance Computing, Networking, Storage and Analysis  ( UnitedStatesofAmerica UnitedStatesofAmerica ) 2011.12

     More details

    Type:Competition, symposium, etc. 

  • その他 International contribution

    2011.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design 2011  ( Japan Japan ) 2011.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design 2011  ( Japan Japan ) 2011.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The 6th IEEE International Conference on Networking, Architecture, and Storage  ( China China ) 2011.7

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    11th International Forum on Embedded MPSoC and Multicore 2011  ( France France ) 2011.7

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The IEEE International Symposium on VLSI 2011  ( India India ) 2011.7

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design  ( Austin UnitedStatesofAmerica UnitedStatesofAmerica ) 2010.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    IEEE Computer Society Annual Symposium on VLSI  ( Lixouri Kefalonia Greece Greece ) 2010.7

     More details

    Type:Competition, symposium, etc. 

  • その他 International contribution

    ( 岐阜 Japan ) 2010.6 - 2010.7

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The IEEE Symposium on Low-Power and High-Speed Chips  ( Yokohama Japan Japan ) 2010.4

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Embedded Multicore Systems-on-Chip  ( Vienna Austria Austria ) 2009.9

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design 2009  ( San Francisco UnitedStatesofAmerica UnitedStatesofAmerica ) 2009.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design  ( San Francisco, California UnitedStatesofAmerica UnitedStatesofAmerica ) 2009.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    IEEE Computer Society Annual Symposium on VLSI  ( Tampa UnitedStatesofAmerica UnitedStatesofAmerica ) 2009.5

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The IEEE Symposium on Low-Power and High-Speed Chips 2009  ( Yokohama Japan Japan ) 2009.4

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The Workshop on Synthesis And System Integration of Mixed Information technologies 2009  ( Okinawa Japan Japan ) 2009.3

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    13th Asia and South Pacific Design Automation Conference 2009  ( Yokohama Japan Japan ) 2009.1

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Conference on Field-Programmable Technology 2008  ( Taipei Taiwan Taiwan ) 2008.12

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    MEDEA Workshop MEmory performance:DEaling with Applications, systems and architecture  ( Toronto Canada Canada ) 2008.10

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Conference on Field Programmable Logic and Applications  ( Heidelberg Germany Germany ) 2008.9

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    International Symposium on Low Power Electronics and Design 2008  ( Bangalore India India ) 2008.8

     More details

    Type:Competition, symposium, etc. 

  • Other International contribution

    The IEEE Symposium on Low-Power and High-Speed Chips 20098  ( Yokohama Japan Japan ) 2008.4

     More details

    Type:Competition, symposium, etc. 

  • その他 International contribution

    ( ソウル Korea ) 2008.1

     More details

    Type:Competition, symposium, etc. 

  • その他

    第57回 電気関係学会九州支部連合大会  ( 鹿児島大学 Japan ) 2004.9

     More details

    Type:Competition, symposium, etc. 

  • その他

    第17回 回路とシステム軽井沢ワークショップ  ( 軽井沢 Japan ) 2004.4

     More details

    Type:Competition, symposium, etc. 

  • 英文論文誌A 2005年4月特集号 「Special Section on Selected Papers from the 17th Workshop on Circuits and Systems in Karuizawa」 International contribution

    2004.1

     More details

    Type:Academic society, research group, etc. 

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Research Projects

  • 縦型半導体ナノワイヤアレイ量子集積回路基盤技術の創成

    2023.10 - 2029.3

      More details

    Authorship:Coinvestigator(s) 

    本研究は、ナノワイヤアレイ量子集積回路の基盤技術と基本学理を構築することで、現行Si-MOSFETによる集積回路の消費電力を劇的に削減する超低消費電力エレクトロニクスの実現を目指す。特に、新構造素子を3次元網目状に集積した立体構造を前提とし、そのための新しいコンピュータアーキテクチャを探索する。

  • ポストムーア時代を見据えた超伝導コンピューティング技術の創成と展開

    2022.6 - 2027.3

    科研費基盤研究(S) 

      More details

    Authorship:Principal investigator 

    今から約30年前、超伝導コンピュータの実現に向け世界でデバイス研究が活発化し、その後、冬の時代に突入した。しかしながら、この局面が大きく変わりつつある。これは、材料や回路技術の進歩に加え、ここ数年で計算機工学分野での研究が飛躍的に進み、革新的アーキテクチャが次々と誕生したことに起因する。コンピュータの性能向上を支え続けた半導体の微細化は2030年頃に終焉を迎える。このような状況において、次世代計算基盤の最有力候補として超伝導コンピューティングが再び注目され、今まさに、冬の時代に終止符が打たれようとしている。本研究の目的は、本分野を牽引し続ける我々の最先端基礎研究をシステムレベルへと昇華させ、極低温超伝導汎用コンピューティング技術として世界に先駆けて確立することにある。そのために、デバイスからアーキテクチャまでを包括したシステム階層縦横断型研究を遂行し、新奇デバイス活用コンピュータ・アーキテクチャを創成する。これこそが、デバイス多様性に基づくポストムーア時代の計算機工学の新展開となる。

  • ポストムーア時代を見据えた超伝導コンピューティング技術の創成と展開

    Grant number:22H00518  2022.4 - 2026.3

    科学研究費助成事業  基盤研究(A)

    井上 弘士, 田中 雅光, 川上 哲志, 谷本 輝夫, 廣川 真男, 小野 貴継

      More details

    Grant type:Scientific research funding

    本研究の目的は、単一磁束量子回路向けアーキテクチャを牽引し続ける我々の最先端基礎研究をシステムレベルへと昇華させ、極低温超伝導汎用コンピューティング技術として世界に先駆けて確立することにある。最初の2年間において、各種理論の構築、原理検証のためのチップ試作、アーキテクチャ概念設計、デバイスモデリング、といった要素技術開発を進める。そして3年目でこれらを統合したマイクロアーキテクチャ探索を実施し、最終年にて詳細設計ならびに総合評価を実施する。

    CiNii Research

  • JST ムーンショット:2050年までに、経済・産業・安全保障を飛躍的に発展させる誤り耐性型汎用量子コンピュータを実現

    2022.2 - 2026.3

      More details

    Authorship:Coinvestigator(s) 

  • 超伝導量子回路の集積化技術の開発

    2022.2 - 2026.3

      More details

    Authorship:Coinvestigator(s) 

    超伝導量子コンピュータを対象にした「冷凍機内マルチステージ・ヘテロジニアス量子制御機構アーキテクチャ」の探索を目的とする。具体的には、①誤り訂正符号回路アーキテクチャの策定と設計、②システムレベル量子コンピュータアーキテクチャ探索環境の構築と評価・分析、③冷凍機内マルチステージ(特に、mKと4K)間での協調動作の指針策定(定量的評価に基づく)、を行う。

  • Creation and development of superconducting computing technology for post-Moore era

    Grant number:22H05000  2022 - 2026

    Japan Society for the Promotion of Science  Grants-in-Aid for Scientific Research  Grant-in-Aid for Scientific Research (S)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

    CiNii Research

  • 超伝導量子回路の集積化技術の開発

    2022 - 2025

    戦略的な研究開発の推進 ムーンショット型研究開発事業

      More details

    Authorship:Coinvestigator(s)  Grant type:Contract research

  • 脳の仕組みに倣った省エネ型の人工知能関連技術の開発・実証事業

    2021.10 - 2024.3

    総務省 

      More details

    Authorship:Coinvestigator(s) 

  • 近似計算手法を制御する進化型コンピュータのアーキテクチャの検討

    2019.4 - 2020.3

    共同研究

      More details

    Authorship:Principal investigator  Grant type:Other funds from industry-academia collaboration

  • My-IoT開発プラットフォームの研究開発

    2019.1 - 2022.3

    内閣府 

      More details

    Authorship:Principal investigator 

    本研究では、利用者のIoTシステムを自身で容易に構築でき、さらに現場で日常に利用されているパソコンを使うようにIoTシステムを簡単に使えるいわゆるエッジセントリックなIoTシステムアーキテクチャとして「My-IoTプラットフォーム構想」を提案する。この「My-IoTプラットフォーム構想」では、従来のIoTの各種アセットを生かすだけでなく、ローカルPCを使うようにIoTシステムを利用できるような革新的な技術開発を行う。IoT開発者に頼まなくても、利用者自ら習熟容易で簡易に導入可能なIoTシステム設計・開発・運用を可能とすることで、開発コストの大幅な削減とIoT導入の障壁を取り除く。また、プラットフォーム提供者だけでなく、プラットフォーム利用者自ら作った設計資産を登録できる「IoTストア」を整備することで、開発者や利用者が、IoTシステム開発・利活用のノウハウを無償・有償で共有できる、いわゆるシェアリング要素の発展を込めたエコシステムを構築する。この構想を実現すべく、仮想化システムアーキテクチャ、次世代エッジコンピューティング、環境適応型エッジアクチュエーション、エッジプラットフォーム自動構築・開発環境に関する研究開発を行う。また、ユースケースを想定した実証実験を行うとともに、九州地方の企業を中心としたコミュニティを形成し、研究成果の普及に努める。

  • ポストムーア時代を支える100ギガヘルツ級時空間超伝導コンピューティング

    Grant number:19H01105  2019 - 2021

    日本学術振興会  科学研究費助成事業  基盤研究(A)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • ポストムーア時代を支える100ギガヘルツ級時空間超伝導コンピューティング

    Grant number:19H01105  2019 - 2021

    日本学術振興会  科学研究費助成事業  基盤研究(A)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • 低炭素AI処理基盤のための革新的超伝導コンピューティング

    2018.10 - 2023.3

      More details

    Authorship:Principal investigator 

    本研究の目的は、来たるべくAI社会を支える極低温コンピューティング基盤の実用化を念頭に、その主要構成要素となるAI処理エンジンSFNuroを開発し、その実現可能性ならびに情報処理インフラとしてのCO2排出量削減効果を示すことにある。SFNuroは単一磁束量子(SFQ:single-flux-quantum)回路を用いた深層学習向けニューラルネットワーク処理エンジンであり、極低温環境でのコンピューティング環境基盤として位置づけられる。上図に示すRSFQやその派生形(Energy-efficient RSFQ、RQL, AQFP, HSTP)など単一磁束量子を利用した超伝導回路を「SFQ回路」と呼ぶが、これらは従来のMOS-FETでは実現できない超高速動作を低電力で行うことが可能であり、ポストムーア時代を見据えた上で有望なコンピューティング環境の一つである。過去にもSFQに関する研究成果が報告されているが、①アーキテクチャレベルの探索、ならびに、②応用を見据えた最適化が十分に行われていなかった。また、③完全動作を追求するが故に動作マージンを確保せざるを得ず、その結果として電力効率に限界が生じていた。これら①〜③は、従来研究において既存CMOS汎用プロセッサを模倣したアーキテクチャを採っていたことに起因する。これらを解決するためには、SFQデバイスや回路の利点を最大限に活かし、かつ、欠点を隠蔽するシステムアーキテクチャを抜本的に再構築しなければならない。そこで本研究では、SFQデバイスの特性を最大限に発揮し、その上で欠点を隠蔽するためのシステム構成法を、回路・アーキテクチャ・アルゴリズムの技術レイヤを跨いだ横断的最適化により導き出す。

  • 近似計算手法を制御する進化型コンピュータのアーキテクチャの検討

    2018.4 - 2019.3

    共同研究

      More details

    Authorship:Principal investigator  Grant type:Other funds from industry-academia collaboration

  • 低炭素AI処理基盤のための革新的超伝導コンピューティング

    2018 - 2022

    戦略的創造研究推進事業 (文部科学省)

      More details

    Authorship:Principal investigator  Grant type:Contract research

  • My-IoT開発プラットフォームの研究開発

    2018 - 2022

    戦略的イノベーション創造プログラム(SIP)第2期/ フィジカル空間デジタルデータ処理基盤

      More details

    Authorship:Principal investigator  Grant type:Contract research

  • 物理事象空間に基づくサイバーセキュリティ技術

    Grant number:17K19984  2017 - 2018

    日本学術振興会  科学研究費助成事業  挑戦的研究(萌芽)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • シリコン限界を凌駕する100ギガヘルツ級超伝導プロ セッサ・アーキテクチャの研究

    2016.4 - 2019.3

    日本学術振興会 

      More details

    Authorship:Principal investigator 

    本研究は、ポストシリコン時代を支えるコンピューティング要素技術として、消費電力5ワット程度かつ動作周波数100ギガヘル ツ級の超高性能低消費電力な超伝導プロセッサ・アーキテクチャを世界に先駆けて開発する。 また、主要構成部品のチップ試 作ならびにシステムレベル・シミュレーションにより、その有効性ならびに実現可能性を明かにする。計算機工学ならびに超伝 導工学のを跨いだ分野横断型研究であり、超伝導素子の利用を前提としたアーキテクチャと回路のコデザインを実施する。これ により、シリコンに変わる新デバイスを利用したプロセッサ構成法を示すとともに、その実現に必要となる超伝導回路設計技術 を確立する。

  • シリコン限界を凌駕する100ギガヘルツ級超伝導プロ セッサ・アーキテクチャの研究

    Grant number:16H02796  2016 - 2018

    日本学術振興会  科学研究費助成事業  基盤研究(B)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • 集積ナノフォトニクスによる超低レイテンシ光演算技術の研究

    2015.12 - 2021.3

      More details

    Authorship:Coinvestigator(s) 

    本研究では、この問題を根本的に解決するために、ナノフォトニクスの精密制御技術を駆使した 新しい光コンピューティング技術を提案し、情報処理分野に破壊的イノベーションを引き起こすこと を目指す。光コンピュータは 80-90 年代に活発に研究されたが、その後 CMOS に対する優位性を見い だせずに衰退した技術と位置付けられている。本研究では、当時の光コンピュータ研究に関する分析 を踏まえて、今後 10-20 年先のレイテンシボトルネックを解消するという目的の元に、新 しい演算技術を提案する。

  • 集積ナノフォトニクスによる超低レイテンシ光演算技術の研究

    2015 - 2020

    JST CREST

      More details

    Authorship:Coinvestigator(s)  Grant type:Contract research

  • 宇宙空間コンピューティングの実現に向けた超伝導プロセッサアーキテクチャの研究

    Grant number:26540022  2014 - 2015

    科学研究費助成事業  萌芽研究

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • ポストペタスケールシステムのための電力マネージメントフレームワークの開発

    2012.10 - 2018.3

      More details

    Authorship:Coinvestigator(s) 

    ポストペタスケール高性能計算システムでは、供給電力、あるいは熱設計電力制約の中でハードウェア資源を投入し、運用時のピーク消費電力が制約を超えないことを保証する従来の設計思想では、アプリケーションを今後の大規模システムに対してスケールさせることは難しい。そこで、本研究課題では、ピーク消費電力が制約を超過することを積極的に許し、ハードウェアの電力性能ノブを最適化することで実効電力を制約以下に制御するシステム形態がポストペタスケール高性能計算システムのあるべき姿との認識に立ち、これを前提とするアーキテクチャのコンセプトとする。このような電力制約適応型システムでは、従来のように利用可能な全ハードウェア資源を使い切るという発想ではなく、限られた電力資源を各アプリケーションに、またその中でも計算・記憶・通信という各要素に適応的に配分し、性能やシステムの電力効率を最適化することが重要となる。この適応的な電力制御を行うことができれば、単一システムのもと、電力性能ノブの調整次第で様々なハードウェア資源への要求に対応でき、多くのアプリケーションに適用可能なシステムが構築可能となる。電力制約適応型システム上で高性能かつ高電力効率を達成するためには、アプリケーションの特徴や運用状況等に合わせた電力制御・電力管理がシステムソフトウェアの最も重要な役割の一つとなるが、現状では十分なソフトウェア資産が構築されていないばかりか、システムアーキテクチャや各ソフトウェア階層に求められる要件も明白ではない。そこで、本研究では電力制約適応型システムにおいて、ハードウェアに搭載された電力性能ノブ制御をアプリケーションの特性および運用状況に合わせて最適化し、アプリケーションの性能とシステム全体の電力効率を向上させることを目指す。そのための要素技術として1)アプリケーションの特徴と運用状況に合わせた電力性能ノブ最適化技術、2)大規模アプリケーション向け電力性能挙動予測技術、3)システムソフトウェアから効果的に電力性能ノブを制御可能なシステムアーキテクチャ、の3項目を研究開発する。1)ではライブラリやミドルウェアを含むシステムソフトウェアと性能最適化ツールを、2)では電力予測ツール群を、3)ではソフトウェアからハードウェア依存の最適化を解放するための電力性能ノブ抽象化手法を開発し、最終的にポストペタスケール時代の電力マネージメントフレームワークとして、電力資源を有効利用できる計算環境を創出することが本研究の目的である。

  • ポストペタスケールシステムのための電力マネージメントフレームワークの開発

    2012 - 2017

    JST CREST

      More details

    Authorship:Coinvestigator(s)  Grant type:Contract research

  • SMYLEプロジェクト

    2010.12 - 2012.3

    独立行政法人 新エネルギー・産業技術総合開発機構(日本) 

      More details

    Authorship:Principal investigator 

    低消費電力メニーコアの実現においては、大多数の小規模コアの徹底した使用率の向上と、その動作時に消費する電力の大幅な削減が最も重要となる。そして、「コア数にスケール可能な高性能化(コア数を増やせばより性能が高くなる)」と「コア数にスケール可能な低消費電力化(コア数を増やせばより消費電力を削減できる)」といったメニーコアならではの技術開発の実施が急務の課題である。そこで本事業では、組込みシステムにおける低消費電力メニーコアのあるべき姿として「仮想アクセラレータとその実行プラットフォームとしてのメニーコア」を提案し、それを可能にするアーキテクチャの開発、各種APIの策定、ならびに、コンパイラを含めたアプリケーション開発環境の開発を行う。また、シミュレーションならびにプロトタイプにより有効性を明らかにすると共に、提案メニーコアの適応分野に関する調査を実施し実用化に向けた方向性を示す。提案方式では、ハードウェアに柔軟性を持たせ、コンパイラによるアーキテクチャの決定を可能にする。これにより自動並列化戦略の選択肢を拡大することで、多種多様な応用が想定される組込みシステムにおいてもコア数にスケール可能な高い性能を実現できる。また、0.5〜0.6V程度の極低電圧動作において生じる諸問題をメニーコアの豊富なハードウェア資源の徹底利用により解決する。これにより、コア数にスケール可能な低消費電力化が可能となる。
    本事業の実施に関しては、従来の固定観念に捕らわれない斬新的かつ実効的な体制で実施する。具体的には、九州大学(全体統括、アーキテクチャ)、立命館大学(コンパイラ)、電気通信大学(低消費電力手法)の若手研究者と、現在急成長中のベンチャー企業であるフィックスターズ(プログラミングとコンパイラ)ならびにトプスシステムズ(プロセッサ開発とその応用展開)の5組織による強固な連携体制を採る。また、本事業実施場所としては、九州大学大学院システム情報科学研究院 井上研究室、立命館大学理工学部電子情報デザイン学科 冨山研究室、電気通信大学大学院情報システム学研究科 近藤研究室、株式会社フィックスターズ 本社(大崎)、ならびに、株式会社トプスシステムズ本社(つくば)とする。

  • SMYLEメニーコア

    2010.12 - 2012.3

    独立行政法人 新エネルギー・産業技術総合開発機構(日本) 

      More details

    Authorship:Principal investigator 

    低消費電力メニーコアの実現においては、大多数の小規模コアの徹底した使用率の向上と、その動作時に消費する電力の大幅な削減が最も重要となる。そして、「コア数にスケール可能な高性能化(コア数を増やせばより性能が高くなる)」と「コア数にスケール可能な低消費電力化(コア数を増やせばより消費電力を削減できる)」といったメニーコアならではの技術開発の実施が急務の課題である。そこで本事業では、組込みシステムにおける低消費電力メニーコアのあるべき姿として「仮想アクセラレータとその実行プラットフォームとしてのメニーコア」を提案し、それを可能にするアーキテクチャの開発、各種APIの策定、ならびに、コンパイラを含めたアプリケーション開発環境の開発を行う。また、シミュレーションならびにプロトタイプにより有効性を明らかにすると共に、提案メニーコアの適応分野に関する調査を実施し実用化に向けた方向性を示す。提案方式では、ハードウェアに柔軟性を持たせ、コンパイラによるアーキテクチャの決定を可能にする。これにより自動並列化戦略の選択肢を拡大することで、多種多様な応用が想定される組込みシステムにおいてもコア数にスケール可能な高い性能を実現できる。また、0.5〜0.6V程度の極低電圧動作において生じる諸問題をメニーコアの豊富なハードウェア資源の徹底利用により解決する。これにより、コア数にスケール可能な低消費電力化が可能となる。
    本事業の実施に関しては、従来の固定観念に捕らわれない斬新的かつ実効的な体制で実施する。具体的には、九州大学(全体統括、アーキテクチャ)、立命館大学(コンパイラ)、電気通信大学(低消費電力手法)の若手研究者と、現在急成長中のベンチャー企業であるフィックスターズ(プログラミングとコンパイラ)ならびにトプスシステムズ(プロセッサ開発とその応用展開)の5組織による強固な連携体制を採る。また、本事業実施場所としては、九州大学大学院システム情報科学研究院 井上研究室、立命館大学理工学部電子情報デザイン学科 冨山研究室、電気通信大学大学院情報システム学研究科 近藤研究室、株式会社フィックスターズ 本社(大崎)、ならびに、株式会社トプスシステムズ本社(つくば)とする。

  • 「極低電力回路・システム技術開発(グリーンITプロジェクト)」研究開発項目⑦「低消費電力メニーコア用アーキテクチャとコンパイラ技術」

    2010 - 2012

    新エネルギー・産業技術総合開発機構(NEDO)

      More details

    Authorship:Principal investigator  Grant type:Contract research

  • オンチップ・スーパーコンピューティングを可能にするメニーコア・プロセッサの研究

    2009.4 - 2013.3

    日本学術振興会(日本) 

      More details

    Authorship:Principal investigator 

    本研究では、次世代情報化社会を支える基盤要素技術の1つとして、オンチップ・スーパーコンピューティングを可能にする「新時代3次元メニーコア・プロセッサ」を開発する。また、プロトタイピングならびにシミュレーションを実施し、提案プロセッサの有効性と実現可能性を実証する。具体的には、1個のLSIチップに3次元実装された数百個のプロセッサ・コア(以降コアと略す)を適応的に協調動作させ、図1に示すように中規模スーパーコンピュータと同等の性能を達成しつつ、環境問題対策としての消費電力削減、ならびに、安定・安全運用のための信頼性/安全性の向上をも可能にする。これにより、図2のような近未来情報社会を支える高性能基幹サーバでの実用化を目指す。

  • マルチコア・プロセッサの実効性能最大化を目的としたコア・オーケストレーション技術の開発

    2009.4 - 2012.3

    半導体理工学研究センター:STARC(日本) 

      More details

    Authorship:Principal investigator 

    本研究の目的は、マルチコア・プロセッサが本来有する潜在能力を最大限に引出すべく、複数コアが適応的に協調実行する(つまり、必要に応じて助け合い実行する)コア・オーケストレーション技術を確立することにある。これにより、ハードウェア・コストや消費電力を殆ど増加することなく、従来の並列実行方式と比較して60%以上の性能向上を目指す(これまでの予備実験結果に基づきこの目標値を設定)。また、本研究ではテストチップ試作ならびにプロトタイピングにより、提案方式の実現可能性を実証する。

  • エネルギー効率の最大化を目的とした適応型3次元マイクロプロセッサ・アーキテクチャの研究

    2009.1 - 2012.12

    独立行政法人 新エネルギー・産業技術総合開発機構:NEDO若手グラント(日本) 

      More details

    Authorship:Principal investigator 

    本研究では、「半導体デバイスの3次元実装技術」と「アーキテクチャ技術」を融合し、エネルギー効率を最大化する新しいマイクロプロセッサを開発する。具体的には、「複数プロセッサ・コア+動的再構成可能アクセラレータ+大容量メモリ」を3次元に積層した適応型次世代マイクロプロセッサ・アーキテクチャを提案する。また、その潜在能力を最大限引き出すための協調実行方式ならびにコンパイル技術を確立し、提案方式の有効性を示すと共に、実用化を見据えたプロトタイピングにより実現可能性を実証する。

  • オンチップ・スーパーコンピューティングを可能にするメニーコア・プロセッサの研究

    Grant number:21680005  2009 - 2012

    科学研究費助成事業  若手研究(A)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • エネルギー効率の最大化を目的とした適応型3次元マイクロプロセッサ・アーキテクチャの研究

    2008 - 2012

    独立行政法人 新エネルギー・産業技術総合開発機構(NEDO若手グラント)

      More details

    Authorship:Principal investigator  Grant type:Contract research

  • 単一磁束量子回路による再構成可能な低電力高性能プロセッサ

    2006.9

      More details

    Authorship:Coinvestigator(s) 

    10テラフロップス程度の計算能力をもつ、デスクサイドに設置可能なコンピュータを、超伝導単一磁束量子(SFQ)回路による再構成可能な大規模データパス(RDP)を有するプロセッサによって実現することを目指し、アーキテクチャ、演算回路からデバイスに至る研究を行う。現在のCMOS半導体集積回路技術を用い、並列プロセッサ方式で実現する場合に比べ、消費電力がプロセッサ部で10,000分の1以下、コンピュータ全体で約400分の1、空調機や冷凍機も含めて約100分の1に抑制されると予想される。本研究では、コンピュータアーキテクチャ、算術演算回路、SFQ回路のそれぞれの分野で研究業績を有する研究者が協力して研究を進め、RDPアーキテクチャ技術の確立、SFQ回路による再構成可能な回路の構成法の開発、SFQ−RDPに適した浮動小数点演算ユニットの構成法の開発などを行い、それにより大規模SFQ-RDPを有する10テラフロップスコンピュータの基盤技術を確立する。

  • ペタスケール・システムインターコネクト技術の開発

    2005.4 - 2008.3

    文部科学省 

      More details

    Authorship:Coinvestigator(s) 

    PSIプロジェクトとは、ペタフロップス超級スーパーコンピュータシステムの構成において数千〜数十万規模の高速計算ノードを相互結合するシステムインターコネクト技術を対象に、現状のシステムよりもコスト対性能比で1桁上を目指して高性能化、高機能化、低コスト化を同時に達成するための3つの要素技術、すなわち、①光パケットスイッチと超小型光リンク技術、②動的通信最適化によるMPI高速化、③システムインターコネクトの総合性能評価技術を開発するプロジェクトです。

  • 高信頼化と低消費電力化の両立を目的とした環境適応型プロセッサに関する研究

    2005.4 - 2007.3

    日本学術振興会(日本) 

      More details

    Authorship:Principal investigator 

    本研究では、次世代の情報化社会を支える基盤技術として、「耐故障性の向上と低消費エネルギー化の両立を目的した環境適応型プロセッサ・システム」を開発する。本研究では、個人携帯型電子機器システムの使用を前提とし、耐故障性の向上だけでなく、安全性までも考慮に入れたディペンダブル・プロセッサを開発します。また、信頼性と消費エネルギーのトレードオフに関する解析も行います。

  • 高信頼化と低消費電力化の両立を目的とした環境適応型プロセッサに関する研究

    Grant number:17680005  2005 - 2007

    科学研究費助成事業  若手研究(A)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

  • 安全で低消費エネルギーなプロセッサに関する研究

    2004.9 - 2005.3

    受託研究

      More details

    Authorship:Principal investigator  Grant type:Other funds from industry-academia collaboration

  • 安全で低消費エネルギーなプロセッサに関する研究

    2003.9 - 2007.3

    科学技術振興機構 

      More details

    Authorship:Principal investigator 

    安全で安定した情報化社会システムを実現するためには、コンピュータ・システムの安全性向上と更なる低消費エネルギー化が極めて重要となります。そこで本研究では、特にコンピュータ・ウィルス問題に着目し、その解決策として「プログラム実行の振舞いを鍵情報とする動的プログラム認証技術」を提案します。また、そのようなプロセッサ・システムを構築し、安全性と消費エネルギーの間に存在するトレード・オフ関係を解析します。

  • 安全で低消費エネルギーなプロセッサに関する研究

    2003 - 2006

    科学技術振興機構 個人型研究さきがけ

      More details

    Authorship:Principal investigator  Grant type:Contract research

  • 予測技術に基づく高性能/低消費電力メモリシステムの開発

    2002.4 - 2005.3

    日本学術振興会(日本) 

      More details

    Authorship:Principal investigator 

    予測技術を活用した高性能かつ低消費電力なメモリシステムを開発しています。プログラム実行、メモリアクセス・パタンを観測し、動的最適化処理を施します。これにより、高性能かつ低消費電力といった相反する要求を同時に満足します。

  • 予測技術を用いた高性能/低消費電力メモリ・システムの開発

    Grant number:14702064  2002 - 2004

    科学研究費助成事業  若手研究(A)

      More details

    Authorship:Principal investigator  Grant type:Scientific research funding

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Class subject

  • 【通年】情報理工学研究Ⅰ

    2023.4 - 2024.3   Full year

  • Seminar in Information Science and Technology

    2023.4 - 2024.3   Full year

  • Research in Information Science and Technology I

    2023.4 - 2024.3   Full year

  • 【通年】情報理工学講究

    2023.4 - 2024.3   Full year

  • 【通年】情報理工学演習

    2023.4 - 2024.3   Full year

  • 【通年】情報理工学研究Ⅰ

    2023.4 - 2024.3   Full year

  • Seminar in Information Science and Technology

    2023.4 - 2024.3   Full year

  • Research in Information Science and Technology I

    2023.4 - 2024.3   Full year

  • 【通年】情報理工学講究

    2023.4 - 2024.3   Full year

  • 【通年】情報理工学演習

    2023.4 - 2024.3   Full year

  • 情報理工学読解

    2023.4 - 2023.9   First semester

  • Presentation Methods in Information Science and Technology

    2023.4 - 2023.9   First semester

  • 情報理工学論議Ⅰ

    2023.4 - 2023.9   First semester

  • 情報理工学論述Ⅰ

    2023.4 - 2023.9   First semester

  • 情報理工学読解

    2023.4 - 2023.9   First semester

  • Presentation Methods in Information Science and Technology

    2023.4 - 2023.9   First semester

  • 情報理工学論議Ⅰ

    2023.4 - 2023.9   First semester

  • 情報理工学論述Ⅰ

    2023.4 - 2023.9   First semester

  • Advanced Computer System Architecture

    2023.4 - 2023.6   Spring quarter

  • Advanced Computer System Architecture

    2023.4 - 2023.6   Spring quarter

  • コンピュータアーキテクチャⅡ

    2022.10 - 2023.3   Second semester

  • 集積回路工学通論B

    2022.6 - 2022.8   Summer quarter

  • コンピュータアーキテクチャⅠ(EC)

    2022.6 - 2022.8   Summer quarter

  • コンピュータアーキテクチャⅠ(B)

    2022.6 - 2022.8   Summer quarter

  • 情報理工学講究

    2022.4 - 2023.3   Full year

  • 情報理工学研究Ⅰ

    2022.4 - 2023.3   Full year

  • 情報理工学演習

    2022.4 - 2023.3   Full year

  • 情報理工学論議Ⅰ

    2022.4 - 2022.9   First semester

  • 集積回路工学通論

    2022.4 - 2022.9   First semester

  • 情報知能工学演習第二

    2022.4 - 2022.9   First semester

  • 情報知能工学講究第二

    2022.4 - 2022.9   First semester

  • 情報理工学読解

    2022.4 - 2022.9   First semester

  • 情報理工学論述Ⅰ

    2022.4 - 2022.9   First semester

  • Advanced Computer System Architecture

    2022.4 - 2022.6   Spring quarter

  • 集積回路工学通論A

    2022.4 - 2022.6   Spring quarter

  • コンピュータシステム・アーキテクチャ特論

    2022.4 - 2022.6   Spring quarter

  • コンピュータシステム・アーキテクチャ特論

    2022.4 - 2022.6   Spring quarter

  • Advanced Computer System Architecture

    2022.4 - 2022.6   Spring quarter

  • (IUPE)Computer Architecture I

    2021.12 - 2022.2   Winter quarter

  • コンピュータアーキテクチャⅡ

    2021.10 - 2022.3   Second semester

  • 情報理工学演示

    2021.10 - 2022.3   Second semester

  • コンピュータアーキテクチャⅡ

    2021.10 - 2022.3   Second semester

  • 情報知能工学演習第三

    2021.10 - 2022.3   Second semester

  • 情報知能工学講究第三

    2021.10 - 2022.3   Second semester

  • 情報知能工学演習第一

    2021.10 - 2022.3   Second semester

  • 情報知能工学講究第一

    2021.10 - 2022.3   Second semester

  • コンピュータアーキテクチャⅠ

    2021.6 - 2021.8   Summer quarter

  • コンピュータアーキテクチャⅠ(A前半,B)

    2021.6 - 2021.8   Summer quarter

  • 集積回路工学通論B

    2021.6 - 2021.8   Summer quarter

  • 組込みシステム特論

    2021.6 - 2021.8   Summer quarter

  • [M2][通信/社会分野]組込みシステム特論

    2021.6 - 2021.8   Summer quarter

  • [M2][計算機分野]組込みシステム特論

    2021.6 - 2021.8   Summer quarter

  • 組込みソフトウェア特論

    2021.6 - 2021.8   Summer quarter

  • 情報理工学研究Ⅰ

    2021.4 - 2022.3   Full year

  • 情報理工学演習

    2021.4 - 2022.3   Full year

  • 国際演示技法

    2021.4 - 2022.3   Full year

  • 知的財産技法

    2021.4 - 2022.3   Full year

  • ティーチング演習

    2021.4 - 2022.3   Full year

  • 先端プロジェクト管理技法

    2021.4 - 2022.3   Full year

  • Scientific English Presentation

    2021.4 - 2022.3   Full year

  • Intellectual Property Management

    2021.4 - 2022.3   Full year

  • Exercise in Teaching

    2021.4 - 2022.3   Full year

  • Advanced Project Management Technique

    2021.4 - 2022.3   Full year

  • 計算機構特別講究

    2021.4 - 2022.3   Full year

  • Advanced Research in Computer Systems and Applications

    2021.4 - 2022.3   Full year

  • 情報知能工学特別講究第一

    2021.4 - 2022.3   Full year

  • 情報知能工学特別講究第二

    2021.4 - 2022.3   Full year

  • 知的情報システム工学特別演習

    2021.4 - 2022.3   Full year

  • 社会情報システム工学特別演習

    2021.4 - 2022.3   Full year

  • Advanced Research in Advanced Information Technology I

    2021.4 - 2022.3   Full year

  • Advanced Research in Advanced Information Technology II

    2021.4 - 2022.3   Full year

  • Adv Semi in Intelligent Information Systems Engineering

    2021.4 - 2022.3   Full year

  • Advanced Seminar in Social Information Systems Engineering

    2021.4 - 2022.3   Full year

  • 集積回路工学通論

    2021.4 - 2021.9   First semester

  • 組込みシステム演習

    2021.4 - 2021.9   First semester

  • [M2]組込みシステム演習

    2021.4 - 2021.9   First semester

  • 情報理工学読解

    2021.4 - 2021.9   First semester

  • [M2]情報知能工学演習第二

    2021.4 - 2021.9   First semester

  • [M2]情報知能工学講究第二

    2021.4 - 2021.9   First semester

  • Exercise in Embedded System

    2021.4 - 2021.9   First semester

  • [M2]Exercise in Embedded System

    2021.4 - 2021.9   First semester

  • [M2]Advanced Computer System Architecture

    2021.4 - 2021.6   Spring quarter

  • 集積回路工学通論A

    2021.4 - 2021.6   Spring quarter

  • コンピュータシステム・アーキテクチャ特論

    2021.4 - 2021.6   Spring quarter

  • [M2]コンピュータシステム・アーキテクチャ特論

    2021.4 - 2021.6   Spring quarter

  • Advanced Computer System Architecture

    2021.4 - 2021.6   Spring quarter

  • (IUPE)Computer Architecture I

    2020.12 - 2021.2   Winter quarter

  • 電気情報工学入門Ⅱ

    2020.10 - 2021.3   Second semester

  • コンピュータアーキテクチャⅡ

    2020.10 - 2021.3   Second semester

  • 情報知能工学演習第一

    2020.10 - 2021.3   Second semester

  • 情報知能工学演習第三

    2020.10 - 2021.3   Second semester

  • 情報知能工学講究第一

    2020.10 - 2021.3   Second semester

  • 情報知能工学講究第三

    2020.10 - 2021.3   Second semester

  • コンピュータアーキテクチャⅡ

    2020.10 - 2021.3   Second semester

  • コンピュータアーキテクチャⅠ

    2020.6 - 2020.8   Summer quarter

  • コンピュータアーキテクチャⅠ(B)

    2020.6 - 2020.8   Summer quarter

  • 集積回路工学通論B

    2020.6 - 2020.8   Summer quarter

  • Advanced Seminar in Social Information Systems Engineering

    2020.4 - 2021.3   Full year

  • 国際演示技法

    2020.4 - 2021.3   Full year

  • 知的財産技法

    2020.4 - 2021.3   Full year

  • ティーチング演習

    2020.4 - 2021.3   Full year

  • 先端プロジェクト管理技法

    2020.4 - 2021.3   Full year

  • Scientific English Presentation

    2020.4 - 2021.3   Full year

  • Intellectual Property Management

    2020.4 - 2021.3   Full year

  • Exercise in Teaching

    2020.4 - 2021.3   Full year

  • Advanced Project Management Technique

    2020.4 - 2021.3   Full year

  • 計算機構特別講究

    2020.4 - 2021.3   Full year

  • Advanced Research in Computer Systems and Applications

    2020.4 - 2021.3   Full year

  • 情報知能工学特別講究第一

    2020.4 - 2021.3   Full year

  • 情報知能工学特別講究第二

    2020.4 - 2021.3   Full year

  • 知的情報システム工学特別演習

    2020.4 - 2021.3   Full year

  • 社会情報システム工学特別演習

    2020.4 - 2021.3   Full year

  • Advanced Research in Advanced Information Technology I

    2020.4 - 2021.3   Full year

  • Advanced Research in Advanced Information Technology II

    2020.4 - 2021.3   Full year

  • Adv Semi in Intelligent Information Systems Engineering

    2020.4 - 2021.3   Full year

  • 電気情報工学入門Ⅰ

    2020.4 - 2020.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2020.4 - 2020.9   First semester

  • 情報知能工学演習第二

    2020.4 - 2020.9   First semester

  • 情報知能工学講究第二

    2020.4 - 2020.9   First semester

  • 集積回路工学通論

    2020.4 - 2020.6   Spring quarter

  • 集積回路工学通論A

    2020.4 - 2020.6   Spring quarter

  • (IUPE)Computer Architecture I

    2019.12 - 2020.2   Winter quarter

  • 情報知能工学講究第三

    2019.10 - 2020.3   Second semester

  • コンピュータアーキテクチャⅡ

    2019.10 - 2020.3   Second semester

  • コンピュータアーキテクチャⅡ

    2019.10 - 2020.3   Second semester

  • 情報知能工学演習第一

    2019.10 - 2020.3   Second semester

  • 情報知能工学演習第三

    2019.10 - 2020.3   Second semester

  • 情報知能工学講究第一

    2019.10 - 2020.3   Second semester

  • コンピュータ・アーキテクチャⅠ

    2019.6 - 2019.8   Summer quarter

  • コンピュータアーキテクチャⅠ(B)

    2019.6 - 2019.8   Summer quarter

  • 集積回路工学通論B

    2019.6 - 2019.8   Summer quarter

  • 集積回路工学通論A/B

    2019.4 - 2019.9   First semester

  • 集積回路工学通論

    2019.4 - 2019.9   First semester

  • コンピュータアーキテクチャ特論

    2019.4 - 2019.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2019.4 - 2019.9   First semester

  • 情報知能工学演習第二

    2019.4 - 2019.9   First semester

  • 情報知能工学講究第二

    2019.4 - 2019.9   First semester

  • 集積回路工学通論A

    2019.4 - 2019.6   Spring quarter

  • コンピュータ・アーキテクチャⅡ

    2018.10 - 2019.3   Second semester

  • コンピュータアーキテクチャⅡ

    2018.10 - 2019.3   Second semester

  • コンピュータアーキテクチャⅡ

    2018.10 - 2019.3   Second semester

  • 情報知能工学演習第一

    2018.10 - 2019.3   Second semester

  • 情報知能工学演習第三

    2018.10 - 2019.3   Second semester

  • 情報知能工学講究第一

    2018.10 - 2019.3   Second semester

  • 情報知能工学講究第三

    2018.10 - 2019.3   Second semester

  • コンピュータ・アーキテクチャⅠ

    2018.6 - 2018.8   Summer quarter

  • コンピュータアーキテクチャⅠ

    2018.6 - 2018.8   Summer quarter

  • コンピュータシステム・アーキテクチャ特論

    2018.4 - 2018.9   First semester

  • コンピュータアーキテクチャ特論

    2018.4 - 2018.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2018.4 - 2018.9   First semester

  • 情報知能工学演習第二

    2018.4 - 2018.9   First semester

  • 情報知能工学講究第二

    2018.4 - 2018.9   First semester

  • 情報知能工学講究第三

    2017.10 - 2018.3   Second semester

  • コンピュータアーキテクチャⅡ

    2017.10 - 2018.3   Second semester

  • コンピュータアーキテクチャⅡ

    2017.10 - 2018.3   Second semester

  • 情報知能工学演習第一

    2017.10 - 2018.3   Second semester

  • 情報知能工学演習第三

    2017.10 - 2018.3   Second semester

  • 情報知能工学講究第一

    2017.10 - 2018.3   Second semester

  • コンピュータアーキテクチャⅠ

    2017.6 - 2017.8   Summer quarter

  • Advanced Research in Computer Systems and Applications

    2017.4 - 2018.3   Full year

  • 国際演示技法

    2017.4 - 2018.3   Full year

  • 知的財産技法

    2017.4 - 2018.3   Full year

  • ティーチング演習

    2017.4 - 2018.3   Full year

  • 先端プロジェクト管理技法

    2017.4 - 2018.3   Full year

  • Overseas Internship

    2017.4 - 2018.3   Full year

  • Scientific English Presentation

    2017.4 - 2018.3   Full year

  • Intellectual Property Management

    2017.4 - 2018.3   Full year

  • Exercise in Teaching

    2017.4 - 2018.3   Full year

  • Advanced Project Management Technique

    2017.4 - 2018.3   Full year

  • 情報知能工学特別講究第一

    2017.4 - 2018.3   Full year

  • 情報知能工学特別講究第二

    2017.4 - 2018.3   Full year

  • Advanced Research in Advanced Information Technology I

    2017.4 - 2018.3   Full year

  • Advanced Research in Advanced Information Technology II

    2017.4 - 2018.3   Full year

  • 知的情報システム工学特別演習

    2017.4 - 2018.3   Full year

  • 社会情報システム工学特別演習

    2017.4 - 2018.3   Full year

  • Adv Semi in Intelligent Information Systems Engineering

    2017.4 - 2018.3   Full year

  • Advanced Seminar in Social Information Systems Engineering

    2017.4 - 2018.3   Full year

  • 計算機構特別講究

    2017.4 - 2018.3   Full year

  • コンピュータ・アーキテクチャⅠ

    2017.4 - 2017.9   First semester

  • プログラミング演習

    2017.4 - 2017.9   First semester

  • コンピュータアーキテクチャ特論

    2017.4 - 2017.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2017.4 - 2017.9   First semester

  • 情報知能工学演習第二

    2017.4 - 2017.9   First semester

  • 情報知能工学講究第二

    2017.4 - 2017.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2017.4 - 2017.9   First semester

  • コンピュータ・アーキテクチャⅡ

    2017.4 - 2017.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2016.4 - 2016.9   First semester

  • コンピュータ・アーキテクチャⅡ

    2016.4 - 2016.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2016.4 - 2016.9   First semester

  • ハードウェア設計論特論

    2015.10 - 2016.3   Second semester

  • コンピュータ・アーキテクチャⅠ

    2015.4 - 2015.9   First semester

  • コンピュータシステム・アーキテクチャ特論

    2015.4 - 2015.9   First semester

  • 回路理論Ⅰ

    2015.4 - 2015.9   First semester

  • ハードウェア設計論特論

    2014.10 - 2015.3   Second semester

  • コンピュータアーキテクチャ特論

    2014.4 - 2014.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2014.4 - 2014.9   First semester

  • 情報処理演習I

    2013.10 - 2014.3   Second semester

  • コンピュータアーキテクチャ特論

    2013.4 - 2013.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2013.4 - 2013.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2012.4 - 2012.9   First semester

  • コンピュータアーキテクチャ特論

    2012.4 - 2012.9   First semester

  • コンピュータアーキテクチャ特論

    2011.4 - 2011.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2011.4 - 2011.9   First semester

  • コンピュータアーキテクチャ特論

    2010.4 - 2010.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2010.4 - 2010.9   First semester

  • コンピュータ・アーキテクチャⅠ

    2009.4 - 2009.9   First semester

  • コンピュータアーキテクチャ特論

    2009.4 - 2009.9   First semester

  • 計算機構成論Ⅰ

    2008.10 - 2009.3   Second semester

  • システム・アーキテクチャ特論

    2008.10 - 2009.3   Second semester

  • 情報論理学

    2008.10 - 2009.3   Second semester

  • コンピュータ・アーキテクチャⅠ

    2008.4 - 2008.9   First semester

  • システム・アーキテクチャ特論

    2007.10 - 2008.3   Second semester

  • 情報論理学

    2007.10 - 2008.3   Second semester

  • コンピュータ・アーキテクチャⅠ

    2007.4 - 2007.9   First semester

  • システムアーキテクチャ特論

    2006.10 - 2007.3   Second semester

  • システム・アーキテクチャ特論

    2005.10 - 2006.3   Second semester

  • 情報科学講究

    2005.10 - 2006.3   Second semester

  • 情報論理学

    2005.10 - 2006.3   Second semester

  • 情報理学演習第一

    2005.4 - 2006.3   Full year

  • 情報科学特別研究

    2005.4 - 2006.3   Full year

  • 基礎情報学特別演習

    2005.4 - 2006.3   Full year

  • 基礎情報学特別講究

    2005.4 - 2006.3   Full year

  • 情報理学特別演習第一

    2005.4 - 2006.3   Full year

  • 情報理学特別講究第一

    2005.4 - 2006.3   Full year

  • 情報理学特別研究

    2005.4 - 2006.3   Full year

  • 情報理学講究第二

    2005.4 - 2006.3   Full year

  • 情報理学講究第一

    2005.4 - 2006.3   Full year

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Visiting, concurrent, or part-time lecturers at other universities, institutions, etc.

  • 2023  国立情報学研究所  Classification:Affiliate faculty  Domestic/International Classification:Japan 

  • 2022  国立情報学研究所  Classification:Affiliate faculty  Domestic/International Classification:Japan 

  • 2021  国立情報学研究所  Classification:Affiliate faculty  Domestic/International Classification:Japan 

  • 2020  国立情報学研究所  Classification:Affiliate faculty  Domestic/International Classification:Japan 

  • 2013  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Overseas 

    Semester, Day Time or Duration:前期

  • 2012  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Overseas 

    Semester, Day Time or Duration:前期

  • 2011  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:前期

  • 2010  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:前期、隔週

  • 2009  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:前期、集中講義

  • 2007  福岡大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:後期4限

  • 2007  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:前期集中講義

  • 2006  福岡大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:後期

  • 2006  北九州市立大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:前期集中講義

  • 2005  福岡大学  Classification:Part-time lecturer  Domestic/International Classification:Japan 

    Semester, Day Time or Duration:後期火曜日4限

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Other educational activity and Special note

  • 2023  Class Teacher 

  • 2022  Class Teacher 

  • 2021  Class Teacher 

  • 2020  Class Teacher 

  • 2013  Class Teacher 

  • 2012  Class Teacher 

  • 2011  Class Teacher 

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Outline of Social Contribution and International Cooperation activities

  • 企業を対象とした研究成果報告会や、国際会議での役員として活動している。また、ソウル大学とも共同で研究を進めている。

Social Activities

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    九州大学大学院システム情報科学研究院  九州大学伊都キャンパス  2009.8

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    Audience: General, Scientific, Company, Civic organization, Governmental agency

    Type:Seminar, workshop

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    2009.8

     More details

    Audience: Infants, Schoolchildren, Junior students, High school students

    Type:Seminar, workshop

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    九州大学大学院システム情報科学研究院  九州大学伊都キャンパス  2009.8

     More details

    Type:Seminar, workshop

    researchmap

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    2009.8

     More details

    Type:Science cafe

    researchmap

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    九州大学大学院システム情報科学研究院  九州大学伊都キャンパス  2008.8

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    Audience: General, Scientific, Company, Civic organization, Governmental agency

    Type:Seminar, workshop

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    2008.8

     More details

    Audience: Infants, Schoolchildren, Junior students, High school students

    Type:Seminar, workshop

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    九州大学大学院システム情報科学研究院  九州大学伊都キャンパス  2008.8

     More details

    Type:Seminar, workshop

    researchmap

  • 中学生を対象とした「夏の理科教室」において、ロボットを題材とした「コンピュータの動作原理を理解する」といった実験コースを開催している。

    2008.8

     More details

    Type:Science cafe

    researchmap

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