2024/09/30 更新

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マツナガ ユウスケ
松永 裕介
MATSUNAGA YUSUKE
所属
システム情報科学研究院 情報知能工学部門 准教授
システムLSI研究センター (併任)
工学部 電気情報工学科(併任)
システム情報科学府 情報理工学専攻(併任)
マス・フォア・イノベーション連係学府 (併任)
職名
准教授
プロフィール
VLSIの設計自動化、主に論理合成、検証、高位合成、テストに関する研究に従事。 論理回路、コンピュータ・アーキテクチャなどの授業を行う。 Design Automation Conference 実行委員会 アジア/南太平洋地区代表委員 電子情報通信学会VLD研究専門委員会幹事 Asia South-Pacific Design Automation Conference プログラム委員会副委員長
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学位

  • 博士(工学)

経歴

  • (株)富士通研究所 1987年4月〜2001年3月月   

    (株)富士通研究所 1987年4月〜2001年3月月

研究テーマ・研究キーワード

  • 研究テーマ: VLSIの設計自動化に関する研究

    研究キーワード: VLSI, システムLSI, 設計自動化, CAD

    研究期間: 2001年4月

受賞

  • DAシンポジウムアルゴリズムデザインコンテスト 一般部門最優秀賞

    2015年8月   情報処理学会システムLSI設計技術研究会   受賞者:松永 裕介、松永多苗子 SATソルバとグラフ探索を用いたナンバーリンクソルバ 参考URL:http://www.sig-sldm.org/DC2015/ADC2015results2.pdf

  • 平成26年度情報処理学会システムLSI設計技術研究会 優秀論文賞

    2014年8月   情報処理学会システムLSI設計技術研究会   受賞者:松永 裕介 論文名: 完全ハッシュ関数のハードウェア向け実装について 著者名: 松永 裕介

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    与えられたデータの集合に対して重複しないインデックスを返す関数を完全ハッシュ関数と呼ぶ。本論文では、ハードウェア実装に適した完全ハッシュ関数の構成法を提案した。ランダムに生成されたデータ群、および、東京証券取引所で用いられている証券コードから生成されたデータ群を用いて、実験を行った。実験により、キー集合を区別できる入力変数の部分集合を用いたヒューリスティックが有効であることが分かった。

  • 情報処理学会論文賞

    2014年6月   情報処理学会   本賞の選考は,表彰規程および論文賞受賞候補者選定手続に基づき,論文賞委員会(委員長 西尾章治郎)が,対象論文629編* につき慎重に審議を行いました.その結果,下記の9編が受賞候補論文として選定され,理事会承認(2014年3月28日付,定款上の理事会決議の省略手続きによる)を得て決定されました.なお,本会表彰規程により,2014年度定時総会(2014年6月)において著者に表彰状,賞牌および賞金が授与されました. 論文タイトル "A Robust Algorithm for Pessimistic Analysis of Logic Masking Effects in Combinational Circuits"

  • 平成25年度情報処理学会システムLSI設計技術研究会 優秀論文賞

    2013年8月   情報処理学会システムLSI設計技術研究会   受賞者:松永 裕介 発表研究会: 第158回システムLSI設計技術研究会、平成24年11月27日 論文名: DAGパタンを効率よく共有するためのデータ構造の提案 著者名: 松永 裕介

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    論理合成処理のテクノロジマッピングやローカルリライティングではサイズの小さな多数のパタンを用いているメモリの使用を効率化するために、複数のパタン中の同形の部分グラフを共有しているが、それでも多くのメモリ領域を必要とする場合が多い。そこで、本論文では枝に入力変数の反転と置換を行なう NP 変換の属性を付加することでより多くの部分グラフ共有可能とするデータ構造について提案を行った。

論文

  • LSIの配線問題-DAシンポジウムの配線問題解法コンテスト- (3) SATを用いた解法 査読

    松永 裕介, @田村 直之

    情報処理   59 ( 3 )   232 - 238   2018年3月

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    記述言語:日本語   掲載種別:研究論文(学術雑誌)  

    アルゴリズムデザインコンテスト(ADC)の問題は,マスとマスを結ぶ線を引くか引かないかという0/1の判断の結果が解となっているかを判定する問題とみなせるので,比較単純にSAT問題(充足可能性判定問題)に定式化することができる.ただし,ADCでは数十分で数十問の問題を解く必要があり,高速に解を求めるためにはいくつかの工夫が必要となっている.2014年,2015年のコンテストにおいてはSATソルバを用いたチームが最も多くの問題を解いて優勝しておりSATベースの手法の有効性が確認された.その後,2016年,2017年のコンテストにおいては問題が多層配線問題に拡張され,そのためのいくつかのヒューリスティックが提案されている.本稿では,ADCの配線問題をSATソルバを用いて効率よく解く場合に考慮すべき点や多層配線問題に対するヒューリスティックについて解説を行う.

  • An Accelerating Technique for SAT-based ATPG 査読 国際誌

    松永 裕介

    IPSJ Trans. System LSI Design Methodology   10   39 - 44   2017年3月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    This paper describes an accelerating technique for SAT based ATPG (automatic test pattern generation). The main idea of the proposed algorithm is representing more than one test generation problems as one CNF formula with introducing control variables, which reduces CNF generation time. Furthermore, learnt clauses of previously solved problems are effectively shared for other problems solving, so that the SAT solving time is also reduced. Experimental results show that the proposed algorithm runs more than 3 times faster than the original SAT-based ATPG algorithm.

    DOI: http://doi.org/10.2197/ipsjtsldm.10.39

  • Accelerating SAT-Based Boolean Matching for Heterogeneous FPGAs Using One-Hot Encoding and CEGAR Technique 査読 国際誌

    松永 裕介

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E99-A ( 7 )   1374 - 1380   2016年7月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    This paper describes two speed-up techniques for Boolean matching of LUT-based circuits. One is one-hot encoding technique for variables representing input assignments. Though it requires more variables than existing binary encoding technique, almost all added clauses using one-hot encoding are binary clauses, which are suitable for efficient Boolean constraint propagation. The other is CEGAR (counter example guided abstraction refinement) technique which reduces the CPU time significantly. With both techniques, we can solve Boolean matching problem with 9 input function in 20 milliseconds on average, which is faster than the existing algorithms more than one order of magnitude.

  • A test pattern compaction method using SAT-based fault grouping 査読 国際誌

    松永 裕介

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E99-A ( 12 )   2302 - 2309   2015年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    This paper presents a test pattern compaction algorithm applicable for
    large scale circuits.
    The proposed methods formalizes the test pattern compaction problem as
    a problem finding minimum set of compatible fault groups.
    Also, an efficient algorithm checking compatibility of fault group
    is proposed.
    The experimental results show that the proposed algorithm achieves
    similar or better results against a couple of existing methods,
    especially for middle circuits.

  • Synthesis Algorithm for Parallel Index Generator 査読 国際誌

    松永 裕介

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E97 ( 12 )   2451 - 2458   2014年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    The index generation function is a multi-valued logic
    function which checks if the given input vector is a registered or not, and
    returns its index value if the vector is registered. If the latency of the operation
    is critical, dedicated hardware is used for implementing the index
    generation functions. This paper proposes a method implementing the index
    generation functions using parallel index generator. A novel and efficient
    algorithm called ‘conflict free partitioning’ is proposed to synthesize
    parallel index generators. Experimental results show the proposed method
    outperforms other existing methods. Also, A novel architecture of index
    generator which is suitable for parallelized implementation is introduced.
    A new architecture has advantages in the sense of both area and delay.

  • An Exact Approach for GPC-Based Compressor Tree Synthesis 査読 国際誌

    Taeko Matsunaga, Shinji Kimura, 松永 裕介

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E96 ( 12 )   2553 - 2560   2013年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    Multi-operand adders that calculate the summation of more than two operands usually consist of compressor trees, which reduce the number of operands to two without any carry propagation, and carry-propagate adders for the two operands in the ASIC implementation. Compressor trees that consist of full adders and half adders cannot be implemented efficiently on LUT-based FPGAs, and carry-chains or dedicated structures have been utilized to produce multi-operand adders on FPGAs. Recent studies indicate that compressor trees can be implemented efficiently on LUTs using Generalized Parallel Counters (GPCs) as the building blocks of compressor trees. This paper addresses the problem of synthesizing compressor trees based on GPCs. Based on the observation that characteristics such as the area, power, and delay correlate roughly to the total number and the maximum level of GPCs, the target problem can be regarded as a minimization problem for the total number of GPCs and the maximum levels of the GPCs, for which an ILP-based approach is proposed. The key point of our formulation is not to model the problem based on the structures of compressor trees like the existing approach, but instead the compression process itself is used to reduce the number of variables and constraints in the ILP formulation. The experimental results demonstrate the advantage of our formulation in terms of the quality and runtime.

  • Efficient Fault Simulation Algorithms for Analyzing Soft Error Propagation in Sequential Circuits 査読 国際誌

    髙田 大河, Yoshimura Masayoshi, 松永 裕介

    IPSJ Trans. System LSI Design Methodology   6   2013年8月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    This paper presents two acceleration techniques of fault simulation for analyzing soft error propagation in sequential circuits. One is an exact technique and the other is a heuristic technique. Since these techniques are independent on how the logic functions of circuits are evaluated, they can be combined with other techniques which accelerate evaluations of the logic functions of circuits, such as event-driven simulation, single pattern parallel fault propagation (SPPFP). Experimental results show that applying the exact technique makes a fault simulator with event-driven simulation and SPPFP 30-143 times faster. A fault simulator with the exact technique finished for several large-scale circuits in 4.6 hours or less, while a fault simulator without the exact technique could not finish for such circuits in 72 hours. Furthermore, applying the heuristic technique makes a fault simulator with the exact technique about 7-17 times faster with only 0.5-2.2% estimation error.

    DOI: http://dx.doi.org/10.2197/ipsjtsldm.6.127

  • An Exact Estimation Algorithm of Error Propagation Probability for Sequential Circuits 査読 国際誌

    Masayoshi Yoshimura, Yusuke Akamine and Yusuke Matsunaga

    IPSJ Trans. System LSI Design Methodology   5   2012年2月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.2197/ipsjtsldm.5.63

  • "A Robust Algorithm for Pessimistic Analysis of Logic Masking Effects in Combinational Circuits 査読 国際誌

    Taiga Takata and Yusuke Matsunaga

    IPSJ Trans. System LSI Design Methodology   5   2012年2月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.2197/ipsjtsldm.5.55

  • "Multi-Operand Adder Synthesis Targeting FPGAs 査読 国際誌

    Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga,

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E94 ( 12 )   2011年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.1587/transfun.E94.A.2579

  • Efficient Cut Enumeration Heuristics for Depth-Optimum Technology Mapping for LUT-Based FPGAs 査読 国際誌

    Taiga Takata, Yusuke Matsunaga

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   96 ( 12 )   2009年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • Framework for Parallel Prefix Adder Synthesis Considering Switching Activities 査読 国際誌

    Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga

    IPSJ Transactions on System LSI Design Methodology   2009年9月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • Area Recovery under Depth Constraint for Technology Mapping for LUT-based FPGAs 査読 国際誌

    Taiga Takata and Yusuke Matsunaga

    IPSJ Transactions on System LSI Design Methodology   2009年9月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • Binding Refinement for Multiplexer Reduction 査読 国際誌

    Sho Kodama and Yusuke Matsunaga

    IPSJ Transaction on System LSI Design Methodology   2009年2月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    リポジトリ公開URL: http://hdl.handle.net/2324/13532

  • A Behavioral Synthesis Method with Special Functional Units 査読 国際誌

    Tsuyoshi Sadakata and Yusuke Matsunaga

    IEICE Trans. on Fundamentals   2008年4月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • Timing-Constrained Area Minimization Algorithm for Parallel Prefix Adders 査読 国際誌

    Taeko Matsunaga and Yusuke Matsunaga

    IEICE Trans. on Fundamentals   2007年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • A Simultaneous Module Selection, Scheduling, and Allocation Method Considering Operation Chaining with Multi-Functional Units 査読 国際誌

    Tsuyoshi Sadakata and Yusuke Matsunaga

    IEICE Trans. on Fundamentals   2007年4月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • 関数分解に基づくLUT型FPGA用ブーリアンマッチングアルゴリズムについて 査読

    松永 裕介

    情報処理学会論文誌   2004年5月

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    記述言語:日本語   掲載種別:研究論文(学術雑誌)  

    On boolean mathing algorithm for LUT-type FPGA based on functional decomposition

  • An Efficient Algorithm Finding Simple Disjoint Decompositions Using BDDs 査読 国際誌

    Yusuke Matsunaga

    IEICE Trans. on Fund.   E85A ( 12 )   2715 - 2724   2002年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    Yusuke Matsunaga, An Efficient Algorithm Finding Simple Disjoint Decompositions Using BDDs, IEICE Transactions on Fundamentals, Vol. E85-A, No. 12, pp. 2715-2724, Dec. 2002

  • Prolyl isomerase Pin1 in skeletal muscles contributes to systemic energy metabolism and exercise capacity through regulating SERCA activity

    Nakatsu, Y; Matsunaga, Y; Nakanishi, M; Yamamotoya, T; Sano, T; Kanematsu, T; Asano, T

    BIOCHEMICAL AND BIOPHYSICAL RESEARCH COMMUNICATIONS   715   150001   2024年7月   ISSN:0006-291X eISSN:1090-2104

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  • Cognitive task performance in simulated night shifts: impact of optical filtering on 450-500-nm wavelength light under bright lighting conditions(タイトル和訳中)

    Inoue Mari, Tagaya Hirokuni, Matsunaga Yusuke, Uozumi Asami, Ichikura Kanako, Fukase Yuko

    The Kitasato Medical Journal   54 ( 1 )   64 - 69   2024年3月   ISSN:1349-8568

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    記述言語:英語   出版者・発行元:北里医学会  

  • Use of the index of pulmonary vascular disease for predicting longterm outcome of pulmonary arterial hypertension associated with congenital heart disease (vol 10, 1212882, 2023)

    Chida-Nagai, A; Masaki, N; Maeda, K; Sasaki, K; Sato, H; Muneuchi, J; Ochiai, Y; Murayama, H; Tahara, M; Shiono, A; Shinozuka, A; Kono, F; Machida, D; Toyooka, S; Sugimoto, S; Nakamura, K; Akagi, S; Kondo, M; Kasahara, S; Kotani, Y; Koizumi, J; Oda, K; Harada, M; Nakajima, D; Murata, A; Nagata, H; Yatsunami, K; Kobayashi, T; Matsunaga, Y; Inoue, T; Yamagishi, H; Nakagawa, N; Ohtani, K; Yamamoto, M; Ito, Y; Hokosaki, T; Kuwahara, Y; Masutani, S; Nomura, K; Wada, T; Sawada, H; Abiko, M; Takahashi, T; Ishikawa, Y; Okada, S; Naitoh, A; Toda, T; Ando, T; Masuzawa, A; Hoshino, S; Kawada, M; Nomura, Y; Ueno, K; Ohashi, N; Tachibana, T; Cao, YC; Ueda, H; Yanagi, S; Koide, M; Mitsushita, N; Higashi, K; Minosaki, Y; Hayashi, T; Okamoto, T; Kuraishi, K; Ehara, E; Ishida, H; Horigome, H; Murakami, T; Takei, K; Ishii, T; Harada, G; Hirata, Y; Maeda, J; Tatebe, S; Ota, C; Hayabuchi, Y; Sakazaki, H; Sasaki, T; Hirono, K; Suzuki, S; Yasuda, M; Takeda, A; Sawada, M; Miyaji, K; Kitagawa, A; Nakai, Y; Kakimoto, N; Agematsu, K; Manabe, A; Saiki, Y

    FRONTIERS IN CARDIOVASCULAR MEDICINE   11   1369831   2024年2月   ISSN:2297-055X

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  • COVID-19のパンデミック期間中、日本の女性の大学生でみられた睡眠、レジリエンス、ストレス反応の関連性(The relationship among sleep, resilience, and stress response in Japanese female university students during the COVID-19 pandemic)

    Tomioka Mira, Matsunaga Yusuke, Honda-Howard Motoko, Ota Kazumi, Tagaya Hirokuni, Murayama Norio

    Sleep and Biological Rhythms   22 ( 1 )   151 - 154   2024年1月   ISSN:1446-9235

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    記述言語:英語   出版者・発行元:(一社)日本睡眠学会  

    COVID-19のパンデミック中にあった日本の女子大学生の集団で、睡眠およびレジリエンスという要因がストレス反応に与える影響について検討した。東京都にある単一の女子大学の学生103名(平均20.2±1.0歳)を2022年に調査した。睡眠の評価にはピッツバーグ睡眠質問票の日本語版(PSQI-J)を、レジリエンスの評価には大学生用レジリエンス尺度(RS-S)を、ストレス反応の評価には心理的ストレス反応測定尺度(SRS-18)を使用した。重回帰分析の結果、SRS-18スコアのおよそ40%は、PSQI-JスコアとRS-Sスコアによって説明可能であることが示された。特に、PSQI-Jで評価された主観的な睡眠の質のスコア、日中覚醒困難スコア、総合スコアは、SRS-18へ直接に影響を及ぼしていた。

  • Use of the index of pulmonary vascular disease for predicting long-term outcome of pulmonary arterial hypertension associated with congenital heart disease

    Chida-Nagai, A; Masaki, N; Maeda, K; Sasaki, K; Sato, H; Muneuchi, J; Ochiai, Y; Murayama, H; Tahara, M; Shiono, A; Shinozuka, A; Kono, F; Machida, D; Toyooka, S; Sugimoto, S; Nakamura, K; Akagi, S; Kondo, M; Kasahara, S; Kotani, Y; Koizumi, J; Oda, K; Harada, M; Nakajima, D; Murata, A; Nagata, H; Yatsunami, K; Kobayashi, T; Matsunaga, Y; Inoue, T; Yamagishi, H; Nakagawa, N; Ohtani, K; Yamamoto, M; Ito, Y; Hokosaki, T; Kuwahara, Y; Masutani, S; Nomura, K; Wada, T; Sawada, H; Abiko, M; Takahashi, T; Ishikawa, Y; Okada, S; Naitoh, A; Toda, T; Ando, T; Masuzawa, A; Hoshino, S; Kawada, M; Nomura, Y; Ueno, K; Ohashi, N; Tachibana, T; Cao, YC; Ueda, H; Yanagi, S; Koide, M; Mitsushita, N; Higashi, K; Minosaki, Y; Hayashi, T; Okamoto, T; Kuraishi, K; Ehara, E; Ishida, H; Horigome, H; Murakami, T; Takei, K; Ishii, T; Harada, G; Hirata, Y; Maeda, J; Tatebe, S; Ota, C; Hayabuchi, Y; Sakazaki, H; Sasaki, T; Hirono, K; Suzuki, S; Yasuda, M; Takeda, A; Sawai, M; Miyaji, K; Kitagawa, A; Nakai, Y; Kakimoto, N; Agematsu, K; Manabe, A; Saiki, Y

    FRONTIERS IN CARDIOVASCULAR MEDICINE   10   1212882   2023年9月   ISSN:2297-055X

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  • The correlation between the inner canthal distance and maxillary mesiodens in children

    Tadano, M; Matsunaga, Y; Saito, K; Suzuki, Y; Nakamura, T; Hoshikawa, S; Chiba, M; Hino, R; Maruya, Y; Fukumoto, E; Yamada, A; Fukumoto, S

    PEDIATRIC DENTAL JOURNAL   33 ( 2 )   125 - 132   2023年8月   ISSN:0917-2394 eISSN:1880-3997

  • 血液透析中の外来患者の日常身体活動に対する抑うつ症状と身体機能の交互作用(Interactional effects of depressive symptoms and physical function on daily physical activity in ambulatory patients receiving hemodialysis)

    Matsunaga Yusuke, Suzuki Yuta, Yamamoto Shohei, Imamura Keigo, Yoshikoshi Shun, Harada Manae, Kutsuna Toshiki, Kamiya Kentaro, Yoshida Atsushi, Ichikura Kanako, Fukase Yuko, Murayama Norio, Tagaya Hirokuni, Matsunaga Atsuhiko

    Renal Replacement Therapy   9   1 of 7 - 7 of 7   2023年6月

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    記述言語:英語   出版者・発行元:BioMed Central  

    血液透析(HD)患者を対象に、抑うつ症状と身体機能がそれぞれ独立して、または交互作用を示しつつ日常身体活動量に関連しているかどうか検討した。国内の単一透析センターにおいて、臨床的に安定した状態にあった外来HD患者157名(男性91名、年齢中央値68.0歳)を2018年4月~2019年3月に横断解析した。身体活動量は、加速度計を用いて1日当たりの歩数を透析日ではない連続4日間で計測することで評価した。身体機能の評価には10m歩行試験で記録された通常時の歩行速度を、抑うつ症状の評価にはCES-D尺度の10項目版を使用した。臨床的諸特性から成る回帰モデルに、身体機能、抑うつ症状、身体機能と抑うつ症状の交互項を順次加えてゆき、決定係数(R2値)の変化をみる階層的重回帰分析を施行した。その結果、HD患者では身体機能は独立して身体活動量に強く関連しているが、抑うつ症状と身体活動量の間には独立した関連性はないことが判明した。さらに単純傾斜分析も施行した結果、身体機能が比較的高く独歩可能なHD患者では、身体機能と抑うつ症状は交互的に日常身体活動量と関連していることが示された。

  • 血液透析患者の精神症状と日常生活動作との関連(Relationship between psychiatric symptoms and activities of daily living in patients undergoing hemodialysis)

    Matsunaga Yusuke, Takahashi Hiroki, Suzuki Yuta, Yamamoto Shohei, Imamura Keigo, Yoshikoshi Shun, Uchida Juri, Nakajima Takuya, Fukuzaki Narumi, Harada Manae, Matsuzawa Ryota, Yoshida Atsushi, Ichikura Kanako, Fukase Yuko, Murayama Norio, Murase Hanako, Tagaya Hirokuni, Matsunaga Atsuhiko

    Renal Replacement Therapy   8   1 of 8 - 8 of 8   2022年8月

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    記述言語:英語   出版者・発行元:BioMed Central  

    安定的な血液透析(HD)治療を週3回受けている外来患者203名(年齢中央値69歳)を対象として、その精神症状の有病率と数を調査し、精神症状と日常生活動作(ADL)との関係を評価した。精神症状としては抑鬱症状(DS)、アパシー(APA)、睡眠障害(SD)を取り上げ、年齢、性別などの患者特性は医療記録から収集し、機能状態はADL項目の自己評価質問票で評価した。その結果、59名がDS、100名がAPA、83名でSD症状の報告があった。3症状の重複度は31名が3症状、43名が2症状、63名が1症状のみで、66名には精神症状を認めなかった。多重ロジスティック回帰分析では、患者特性と歩行速度の調整後でも重複精神症状がADLと独立的に有意な関連を示した。これらの結果から、DS、APA、SDなどの重複症状は、HD患者のADL低下と独立して関連していることが明らかになった。

  • Relationships of Walking and non-Walking Physical Activities in Daily Life with Cognitive Function and Physical Characteristics in Male Patients with Mild Chronic Obstructive Pulmonary Disease

    Egoshi, S; Horie, J; Nakagawa, A; Matsunaga, Y; Hayashi, S

    CLINICAL MEDICINE INSIGHTS-CIRCULATORY RESPIRATORY AND PULMONARY MEDICINE   16   11795484221146374   2022年   ISSN:1179-5484

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  • Character Projection Mask Set Optimization for Enhancing Throughput of MCC Projection Systems 査読 国際誌

    Makoto SUGIHARA Yusuke MATSUNAGA Kazuaki MURAKAMI

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   2008年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  • Cell library development methodology for throughput enhancement of character projection equipment 査読 国際誌

    M. Sugihara, T. Takata, K. Nakamura, R. Inanami, H. Hayashi, K. Kishimoto, T. Hasebe, Y. Kawano, Y. Matsunaga, K. Murakami, and K. Okumura

    IEICE Trans. on Electronics   2006年3月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

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講演・口頭発表等

  • 回路面積の増加を抑えた論理施錠手法の提案

    #田中 翔也, ◎松永 裕介

    LSIテストセミナー  2024年3月 

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    開催年月日: 2024年3月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:電気ビル共創館カンファレンス(福岡市)   国名:日本国  

    本稿ではLSIの設計資産(IP)の不正使用を防ぐための論理施錠手法についての提案を行う. 従来の論理施錠では攻撃に対する耐性を高めるためには回路面積の増加のオーバーヘッドが大きくなるという問題点があった. 本研究では施錠のために増加する回路量を見積もり,最低限の増加で所望の耐性をもたせる論理施錠手法について提案する.

  • 識別不能故障グループの効率的な操作を行うデータ構造に関する一考察

    ◎松永 裕介

    LSIテストセミナー  2024年3月 

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    開催年月日: 2024年3月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:電気ビル共創館カンファレンス(福岡市)   国名:日本国  

    本稿ではLSIの不具合(故障)を解析する際に用いられる検査系列の生成や解析を効率化するための識別不能故障グループのデータ構造およびその操作アルゴリズムの提案を行う. 識別不能故障グループとは与えられた検査系列による出力によって区別できない故障集合のことであり,その性質から同値類となることが知られている. しかし,既存の同値類を扱うデータ構造である UNION-FIND-SET では集合の併合は行えても分割を効率よく行うことができない. そこで,本稿では分割操作を効率よく行えるデータ構造を提案を行う.

  • 識別不能故障グループの効率的な操作を行うデータ構造に関する一考察

    ◎松永 裕介

    FTC研究会  2024年1月 

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    開催年月日: 2024年1月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:広島市立大学サテライトキャンパス(広島市)   国名:日本国  

    本稿ではLSIの不具合(故障)を解析する際に用いられる検査系列の生成や解析を効率化するための識別不能故障グループのデータ構造およびその操作アルゴリズムの提案を行う. 識別不能故障グループとは与えられた検査系列による出力によって区別できない故障集合のことであり,その性質から同値類となることが知られている. しかし,既存の同値類を扱うデータ構造である UNION-FIND-SET では集合の併合は行えても分割を効率よく行うことができない. そこで,本稿では分割操作を効率よく行えるデータ構造を提案を行う.

  • 論理施錠に対するセンシティビティ攻撃について

    ◎松永 裕介

    FTC研究会  2023年7月 

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    開催年月日: 2023年7月 - 2019年7月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:大分大学サテライトキャンパス(大分市)   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理施錠手法およびそれに対する攻撃手法 について概観した上で,現在のところ最も強力な攻撃手法と考えられている SAT攻撃アルゴリズムに耐性を持つ論理暗号化手法であるTTLockの紹介を行う. その上でTTLockおよびそれに類似した論理施錠手法に特有な回路上の特徴量を示し,その特徴量をSATソルバを用いて求めるアルゴリズムの提案を行う.

  • RTL記述生成器 RTL-gen の提案

    ◎松永 裕介

    情報処理学会DAシンポジウム2022  2022年8月 

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    開催年月日: 2022年8月 - 2022年9月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:鳥羽シーサイドホテル(三重県鳥羽市)/オンライン   国名:日本国  

    ディジタルハードウェアを効率よく設計するために, RTL記述を生成するプログラムを用いた手法の提案を行う. また,そのための Python モジュール RTL-gen の紹介を行う.

  • An efficient SAT-attack algorithm against logic encryption 国際会議

    Yusuke Matsunaga, Masayoshi Yoshimura

    IOLTS2019  2019年7月 

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    開催年月日: 2020年7月

    記述言語:英語   会議種別:口頭発表(一般)  

    開催地:ロードス島   国名:ギリシャ共和国  

    This paper presents a novel efficient SAT-attack algorithm for logic encryption. The existing SAT-attack algorithm can decrypt almost all encrypted circuits proposed so far, however, there are cases that it takes a huge amount of CPU time. This is because the number of clauses being added during the decryption increases drastically in that case. To overcome that problem, a novel algorithm is developed, which considers the equivalence of clauses to be added. Experiments show that the proposed algorithm is much faster than the existing algorithm.

  • アフィン変換を用いた論理暗号化手法の評価

    松永 裕介

    電子情報通信学会VLD研究会  2020年3月 

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    開催年月日: 2020年3月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:沖縄県・那覇市(新型コロナウィルスの影響の実際の講演中止)   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法として 提案したアフィン変換に基づく手法の一実装例として単純な アフィン変換を取り上げる. これは対象となる出力に関する部分回路を複製して他の回路と分離した上で 外部入力部分にアフィン変換を施すもので, アフィン変換部分以外まったく新たな回路を設計する必要がない. このような単純な方法であるにも関わらずSAT攻撃に耐性があることがわかっ た. 暗号化を施す対象の部分回路の選択方法に関していくつかの方法を提案し, 評価実験を行った.

  • アフィン変換を用いた論理暗号化手法について

    松永 裕介

    電子情報通信学会VLD研究会  2020年1月 

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    開催年月日: 2020年1月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:慶應義塾大学(神奈川県・横浜市)   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法として アフィン変換を用いた手法の提案を行う. 現在のところ最も堅固と考えられる暗号化手法であるSFLL(stripped funcitionality logic locking)に比べて回路を変更する自由度が高く 付加回路のオーバーヘッドも少ない特長を持つ.

  • 誤り修正論理合成を用いた論理暗号化手法について

    松永 裕介

    情報処理学会DAシンポジウム2019  2019年8月 

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    開催年月日: 2019年8月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:山代温泉ゆのくに天祥(石川県)   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法およびそれに対する攻撃手法 について概観した上で,現在のところ最も強力な攻撃手法と考えられている SAT攻撃アルゴリズムに耐性を持つ論理暗号化手法であるTTLockの紹介を行う. TTLockの暗号化を実現する上での論理合成における課題を提示したうえで, 誤り修正手法に基づく論理暗号化手法について考察する.

  • 誤り修正論理合成を用いた論理暗号化手法について

    松永 裕介

    FTC研究会  2019年7月 

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    開催年月日: 2019年7月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:袋田温泉   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法およびそれに対する攻撃手法 について概観した上で,現在のところ最も強力な攻撃手法と考えられている SAT攻撃アルゴリズムに耐性を持つ論理暗号化手法であるTTLockの紹介を行う. TTLockの暗号化を実現する上での論理合成における課題を提示したうえで, 誤り修正手法に基づく論理暗号化手法について考察する.

  • 論理暗号化に対する効率的なSAT攻撃アルゴリズムの評価

    松永 裕介

    電子情報通信学会VLD研究会  2019年3月 

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    開催年月日: 2019年2月 - 2019年3月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:沖縄県青年会館   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法に対する攻撃手法 であるSAT攻撃の効率的なアルゴリズムの評価結果について報告する. 既存のSAT攻撃アルゴリズムと, 追加する節の元となっている論理回路の等価性を調べることで 重複した節の追加を行わない改良版のSAT攻撃アルゴリズム をベンチマーク回路に適用して計算時間などの評価を行った. ほとんどの例で生成される変数や節の数,計算時間などが 削減されており,提案手法の有効性を明らかにしている.

  • 論理暗号化に対するSAT攻撃の効率的なアルゴリズムについて

    松永 裕介

    電子情報通信学会VLD研究会  2018年12月 

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    開催年月日: 2018年12月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:広島県立大学   国名:日本国  

    本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法に対する攻撃手法 であるSAT攻撃の効率的なアルゴリズムについて述べる. 既存のSAT攻撃アルゴリズムは従来の暗号化手法のほとんどを解読することが 可能であるが, 多大な計算時間を要する場合もある. これはSAT問題を繰り返し解いていく際に追加される節の数が膨大になってい ることに起因する. そこで,追加する節の元となっている論理回路の等価性を調べることで 重複した節の追加を行わない改良版のSAT攻撃アルゴリズムを開発した. 実験結果によればほとんどの例題に対してより短い時間で処理を行っており, 最大で35倍の高速化を達成している.

  • テストセット最小化問題の両立集合被覆問題への定式化とその解法

    松永 裕介

    情報処理学会DAシンポジウム  2018年8月 

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    開催年月日: 2018年8月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:山代温泉 ゆのくに天祥(石川県加賀市山代温泉19-49-1)   国名:日本国  

    本稿ではLSIの製造故障に対するテストパタン集合の最小化問題に対する新しい定式化を示す. 通常,一つのテストパタンは複数の故障を検出することができる.この特徴を考慮すると テストパタン集合の最小化問題は集合被覆問題と考えることができる. 一方,不定値('X')を含む複数のテストパタンは同じビット位置に相反する値を持たない限りマージして 一つのテストパタンにまとめることが可能である. この特徴を考慮するとテストパタンの最小化問題は グラフ彩色問題とみなすことができる. 実際には,この2つの特徴を同時に考慮する必要があるため既存の組み合わせ最適化問題として定式化することは 難しい.そこで両立集合被覆問題と名付けた新たな組み合わせ最適化問題を定義する. また,この問題に対するヒューリスティック解法を提案する.

  • 論理合成の誤り修正手法を用いた論理暗号化手法の評価

    松永 裕介

    電子情報通信学会VLD研究会  2018年3月 

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    開催年月日: 2018年3月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:沖縄県青年会館   国名:日本国  

  • SATソルバを用いた低消費電力向けテストパタン圧縮手法について

    松永 裕介

    電子情報通信学会VLD研究会  2017年11月 

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    開催年月日: 2017年11月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:熊本県民交流会館パレア   国名:日本国  

    本稿ではSATソルバを用いた低消費電力向けテストパタン圧縮手法の提案を行 う. 基本となるアイデアは,元の制約式に複数の変数のXORで構成された制約式を追加することで SAT問題のサンプリングを行う手法を用いて候補となるパタンを生成し, そのなかから与えられた信号遷移回数の制約を満たしつつ要素数が少なくなる テストパタン集合を最小集合被覆問題を解くことで得るというものである. 実験結果より,サンプリングの数を増やすことでより要素数の少ないテストパ タン集合が得られることが確認されている. 提案するヒューリスティックの有効性およびロバスト性を示している.

  • XOR制約を用いたSAT問題のサンプリングとテストパタン生成への応用

    松永 裕介

    情報処理学会DAシンポジウム  2017年9月 

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    開催年月日: 2017年8月 - 2016年9月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:山代温泉 ゆのくに天祥(石川県加賀市山代温泉19-49-1)   国名:日本国  

  • 信号遷移回数を考慮したテストパタン生成のためのSAT問題のサンプリング手法について

    松永 裕介

    電子情報通信学会VLD研究会  2017年6月 

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    開催年月日: 2017年6月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:新潟大学五十嵐キャンパス   国名:日本国  

    本稿では信号遷移回数を考慮した遷移故障向けテストパタンを生成する SATソルバを用いた手法について考察を行う. 通常のSATソルバを用いた手法では故障を検出する論理的な制約を 満たすテストパタンが唯一得られるだけで信号遷移回数のコントロールを 行うことはできない. そこで,テストパタン生成問題を表すCNF式にランダムに生成した式を追加 することで元の問題に対するランダムサンプリングを行う手法を用いて テストパタンのランダムサンプリングを行うアルゴリズムを提案する. 生成された複数のパタンの中から信号遷移回数や消費電力などの尺度 で優れたパタンを選択することで従来不可能であったSATソルバを 用いたテストパタン生成において解の質をコントロールすることが 可能となっている.

  • SATソルバを用いた信号遷移回数を考慮した遷移故障向けテストパタン生成手法について

    松永 裕介

    電子情報通信学会VLD研究会  2016年11月 

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    開催年月日: 2016年11月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:弘前市立観光館   国名:日本国  

    本稿では信号遷移回数を考慮した遷移故障向けテストパタンを生成する SATソルバを用いた手法について考察を行う. 通常のSATソルバを用いた手法では故障を検出する論理的な制約を 満たすテストパタンが唯一得られるだけで信号遷移回数のコントロールを 行うことはできない. そこで,SATを用いたテストパタン生成アルゴリズムに修正を行って, 故障検出を行うパタンの集合を積和形論理式の形で出力し, そこからランダムサンプリングを行い, そのなかから信号遷移回数の少ないパタンを選択する手法を提案する.

  • モンテカルロ木探索法を用いたテクノロジマッピングアルゴリズムについて

    松永 裕介

    情報処理学会DAシンポジウム  2016年9月 

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    開催年月日: 2016年9月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:山代温泉 ゆのくに天祥(石川県加賀市山代温泉19-49-1)   国名:日本国  

    本稿ではモンテカルロ木探索をLUT型FPGA向けテクノロジマッピングに応用し たアルゴリズムについて述べる. テクノロジマッピング問題が複雑になる原因はファンアウト部分の取り扱いに ある. そこで,予め回路のどの部分がファンアウト境界になるかを決めた上で 既存のテクノロジマッピングのアルゴリズムであるDAG Coveringアルゴリズム を適用することで解空間を区切って探索する方法を考案した. このアルゴリズムとモンテカルロ木探索を組み合わせたテクノロジマッピング アルゴリズムの紹介を行う.

  • 信号遷移回数を考慮したランダムテストパタン生成法について

    松永 裕介

    電子情報通信学会VLD研究会  2016年6月 

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    開催年月日: 2016年6月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:弘前市立観光館   国名:日本国  

    本稿ではランダムパタンを用いて遷移故障向けのテストパタン生成をする際に, 信号遷移回数を考慮する手法について提案する. 具体的には各々のパタンを印加した時の信号遷移回数に基づいた確率分布を持 つマルコフ連鎖モデルを構築し, そのマルコフモデル上でランダムサンプリングを行うことで信号遷移回数を考 慮したランダムパタンの生成を行うものである. ベンチマークを用いた実験の結果,提案手法で生成されたパタンは検出する故 障数では信号遷移回数に制限を設けない単純な手法の結果とほぼ同等の結果を 得られることがわかった. ただしパタン数は多くなる傾向にある.

  • モンテカルロ木探索のCAD問題への応用について

    松永 裕介

    電子情報通信学会VLD研究会  2015年12月 

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    開催年月日: 2015年12月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:長崎県勤労福祉会館   国名:日本国  

  • ナンバーリンク問題に対する命題論理式のエンコーディング法に評価について

    松永 裕介

    電子情報通信学会VLD研究会  2015年12月 

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    開催年月日: 2015年12月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:長崎県勤労福祉会館   国名:日本国  

  • SATソルバによる両立故障集合検査を用いたテストパタン圧縮手法について

    松永 裕介

    情報処理学会DAシンポジウム  2015年8月 

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    開催年月日: 2015年8月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:山代温泉 ゆのくに天祥(石川県加賀市山代温泉19-49-1)   国名:日本国  

  • 大規模回路向けテストパタン集合最小化手法の高速化について

    松永 裕介

    電子情報通信学会VLD研究会  2015年6月 

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    開催年月日: 2015年6月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:小樽商科大学   国名:日本国  

    本稿では大規模回路に適用可能なテストパタン集合最小化手法の高速化技術につ いて述べる. 具体的には,故障もしくは故障集合の検出条件に対する,十分割り当てと必要割 り当てという概念を提案し,それらを用いて,故障間の支配関係や両立関係の 検査を効率よく行うアルゴリズムを提案している. ベンチマーク回路を用いた評価実験の結果, 同様の処理を行う既存手法に比べて同等の解をはるかに高速に求めることに成功している. 特に大規模な回路に対して高速化の効果が大きい.

  • 大規模回路向け最小テストパタン生成手法について

    松永 裕介

    電子情報通信学会VLD研究会  2015年5月 

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    開催年月日: 2015年5月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:北九州国際会議場   国名:日本国  

  • Accelerating SAT-based Boolean matching for heterogeneous FPGAs using one-hot encoding and CEGAR technique 国際会議

    Yusuke Matsunaga

    2015 20th Asia and South Pacific Design Automation Conference, ASP-DAC 2015  2015年3月 

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    開催年月日: 2015年1月

    記述言語:英語   会議種別:口頭発表(一般)  

    開催地:Chiba   国名:日本国  

    This paper describes two speed-up techniques for Boolean matching of LUT-based circuits. One is one-hot encoding technique for variables representing input assignments. Though it requires more variables than existing binary encoding technique, almost all added clauses using one-hot encoding are binary clauses, which are suitable for efficient Boolean constraint propagation. The other is CEGAR (counter example guided abstraction refinement) technique which reduces the CPU time significantly. With both techniques, we can solve Boolean matching problem with 9 input function in 20 milliseconds on average, which is faster than the existing algorithms more than one order of magnitude.

  • インデックス生成合成のためのベクトル対集合の非明示的列挙手法について

    松永 裕介

    電子情報通信学会VLD研究会  2014年11月 

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    開催年月日: 2014年11月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:東北大学   国名:日本国  

    本稿では並列インデックス生成器を合成する際に必要となるベクタ集合の分割を効率よく表現する手法に ついて述べる.具体的には,分割により区別されるベクタ対の集合を2 分決定グラフを用いて非明示的に列挙し,分 割に関する演算を2 分決定グラフを用いた論理演算で実現するものである.

  • 並列インデックス生成器のための線形変換回路合成手法

    松永 裕介

    電子情報通信学会VLD研究会  2014年10月 

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    開催年月日: 2014年10月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:東北大学   国名:日本国  

    本稿では並列インデックス生成器を用いた実 現を対象にした入力変換回路の合成手法について提案を行う. 実験の結果,提案した合成手法で生成した変換回路を並列イン デックス生成器の入力として用いることで,均一に分布してい ない例に対しても下限に近いサイズのメモリ量でインデックス 生成器を構成できることが示されている.

  • CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法

    松永 裕介

    電子情報通信学会VLD研究会  2014年7月 

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    開催年月日: 2014年7月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:北海道大学   国名:日本国  

    本稿では複数のLUT からなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチ ングの高速化手法について述べる.従来の手法ではナイーブな段階的探索を用いていたのに対して,本稿で提案する 改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化) と呼ばれる手法 を用いてさらなる高速化を達成している.

  • Synthesis Algorithm of Parallel Index Generation Units 国際会議

    松永 裕介

    Design, Automation & Test in Europe (DATE-2014)  2014年3月 

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    開催年月日: 2014年3月

    記述言語:英語   会議種別:口頭発表(一般)  

    開催地:Dresden, Germany   国名:ドイツ連邦共和国  

    The index generation function is a multi-valued logic function which checks if the given input vector is a registered or not, and returns its index value if the vector is registered. If the latency of the operation is critical, dedicated hardware is used for implementing the index generation functions. This paper proposes a new method implementing the index generation functions. This method requires only one memory access while the existing method requires twice. The proposed method also has an advantage for total memory size against to the existing method.

    その他リンク: www.date-conference.com

  • LUT回路のブーリアンマッチング手法について

    松永 裕介

    電子情報通信学会VLD研究会  2014年1月 

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    開催年月日: 2014年1月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:慶應義塾大学日吉キャンパス   国名:日本国  

    本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを 調べるブーリアンマッチングの高速化手法について述べる. 高速化手法は2つある.1つは入力順序の割り当てをone-hot符号化された変数を 用いて表す手法であり,従来の2進符号化に比べると必要となる変数の数は増え るが,ほとんどの制約が2項節の形で与えられるため, SATソルバにおいて効率的な値の伝搬が行える. もう1つは段階的探索手法で,マッチングが失敗する例において, 部分的な制約式のみを評価することで早めに充足不能と判定を行い,無駄な探 索を省いている.充足可能となる場合でも以前の評価の結果得られた学習節が 後の評価の際にも用いられるのでオーバーヘッドは少ない.

  • 並列インデックス生成器の合成アルゴリズムについて

    松永 裕介

    電子情報通信学会VLD研究会  2013年11月 

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    開催年月日: 2013年11月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:鹿児島県文化センター   国名:日本国  

    インデックス生成関数とは,与えられた入力ベクタが既に登録されたものであるかを調べ,もし登録されていた場合にはそのインデックス番号を返すたち論理関数である. 本稿では複数のインデックス生成器を並列に構成してインデックス生成関数を実現する場合の合成アルゴリズムについて述べる. 具体的には,``コンフリクトフリー分割''と呼ばれる新規の効果的なアルゴリズムを提案している.実験結果によれば既存手法に比べて約半分程度のメモリ容量でインデックス生成関数を実現できている.

  • 完全ハッシュ関数のハードウェア向け実装について

    松永 裕介

    情報処理学会DAシンポジウム  2013年8月 

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    開催年月日: 2013年8月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:岐阜県下呂温泉水明館   国名:日本国  

    与えられたデータの集合に対して重複しないインデックスを返す関数を完全ハッシュ関数と呼ぶ. 本稿では,ハードウェアの実装に適した完全ハッシュ関数の構成法について述べ る.

  • 面積および遅延を削減したインデックス生成関数の構成法について

    松永 裕介

    電子情報通信学会VLSI設計技術研究会  2013年7月 

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    開催年月日: 2013年7月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:熊本大学   国名:日本国  

    インデックス生成関数とは,与えられた入力ベクタが既に登録されたものであるかを調べ,もしも登録されていた場合にはそのインデックス番号を返す多値論理関数である.インデックス生成関数の応答時間が重要な場合には,専用のハードウェアを用いた実現方法が用いられる.本稿では,従来手法では連続した2回のメモリアクセスを必要としてのに対して,1回のメモリアクセスで結果を出力するインデックス生成関数の実現方法について述べる.本手法は総メモリ量の面においても従来手法よりも効率的である.

  • An Efficient Implementation of The Index Generation Functions 国際会議

    松永 裕介

    International Workshop on Logic and Synthesis (IWLS2013)  2013年6月 

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    開催年月日: 2013年6月

    記述言語:英語   会議種別:口頭発表(一般)  

    開催地:Marriott Countryyard, Austin, TX   国名:アメリカ合衆国  

    The index generation function is a multi-valued logic function which checks if the given input vector is a registered or not, and returns its index value if the vector is registered. If the latency of the operation is critical, dedicated hardware is used for implementing the index generation functions. This paper proposes a new method implementing the index generation functions. This method requires only one memory access while the existing method requires twice. The proposed method also has an advantage for total memory size against to the existing method.

    その他リンク: www.iwls.org/iwls2012

  • SATソルバを用いたテスト生成の高速化手法について

    松永 裕介

    電子情報通信学会ディペンダブルコンピューティング研究会  2013年2月 

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    開催年月日: 2013年2月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:機械振興会館   国名:日本国  

    SATソルバを用いてテスト生成を行なう場合,単純な方法では1つの故障に対するテスト生成問題を1つの充足可能性判定問題として表してSATソルバを起動する.本稿では複数の故障に対するテスト生成問題をいくつかの制御変数を付加した1つの充足可能性判定問題として表すことで,テスト生成全体にかかる計算時間の短縮を行なう手法について述べる.いくつかの工夫を行なうことで,数倍から10倍程度の高速化を達成している.

  • DAGパタンを効率よく共有するためのデータ構造の提案

    松永裕介

    情報処理学会システムLSI設計技術研究会(デザインガイア)  2012年11月 

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    開催年月日: 2012年11月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:九州大学百年記念講堂   国名:日本国  

    論理合成処理のテクノロジマッピングやローカルリライティングではサイズの小さな多数のパタンを用いている.メモリの使用を効率化するために,複数のパタン中の同形の部分グラフを共有しているが,それでも多くのメモリ領域を必要とする場合が多い.そこで,本稿では枝に入力変数の反転と置換を行なうNP変換の属性を付加することでより多くの部分グラフ共有可能とするデータ構造について提案を行なう.

  • 効率的な間接含意の計算アルゴリズムについて

    松永 裕介

    電子情報通信学会VLSI設計技術研究会  2012年7月 

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    開催年月日: 2012年7月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:京都リサーチパーク   国名:日本国  

    本稿では,論理回路の2つの信号線間に成り立つ含意関係のうち,直接的な操作では求めることのできない間接含意を効率よく求めるアルゴリズムについて述べる.本アルゴリズムは個々の信号線の値を0または1に決定する原因となる値の割り当てリストを推移的に計算することによって高速に多くの間接含意を求めるものである.また,比較のためにSAT(充足可能性判定問題)ソルバを用いて全ての間接含意を列挙する実験を行い,提案アルゴリズムの効率性と効果を確認した.

  • An Efficient Fault Simulation Algorithm for Analyzing Incorrect State Transitions induced by Soft Errors in Sequential Circuits 国際会議

    髙田 大河, Yoshimura Masayoshi, Yusuke Matsunaga

    International Workshop on Logic and Synthesis (IWLS2012)  2012年6月 

     詳細を見る

    開催年月日: 2012年6月

    記述言語:英語   会議種別:口頭発表(一般)  

    開催地:University of Californica, Berkeley   国名:アメリカ合衆国  

    その他リンク: www.iwls.org/iwls2012

  • A Quantitative Analysis of Soft Error Propagation in Sequential Circuits 国際会議

    Taiga Takata and Yusuke Matsunaga

    8th Workshop on Silicon Errors in Logic - System Effects (SELSE8)  2012年3月 

     詳細を見る

    開催年月日: 2012年3月

    会議種別:口頭発表(一般)  

    開催地:University of Illinois, IL, USA   国名:アメリカ合衆国  

  • A Quantitative Analysis of Soft Error Propagation in Sequential Circuits 国際会議

    髙田 大河, Yusuke Matsunaga

    (th Workshop on Silicon Errors in Logic - System Effects (SELESE8)  2012年3月 

     詳細を見る

    開催年月日: 2012年3月

    記述言語:英語   会議種別:口頭発表(一般)  

    開催地:University of Illinois   国名:アメリカ合衆国  

  • 順序回路におけるソフトエラーの論理マスク効果の効果的な解析手法について

    高田大河、松永裕介

    VLSI設計技術研究会  2012年3月 

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    開催年月日: 2012年3月 - 2013年3月

    会議種別:口頭発表(一般)  

    開催地:ビーコンプラザ、大分   国名:日本国  

  • 論理合成・検証の研究開発用インフラストラクチャYmtoolsの開発

    松永裕介

    VLSI設計技術研究会  2011年11月 

     詳細を見る

    開催年月日: 2011年11月

    会議種別:口頭発表(一般)  

    開催地:ニューウェルシティ宮崎   国名:日本国  

  • A Soft Error Tolerance Estimation Method for Sequential Circuits 国際会議

    Masayoshi Yoshimura, Yusuke Akamine and Yusuke Matsunaga

    EEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems 2011 (DFT 2011)  2011年10月 

     詳細を見る

    開催年月日: 2011年10月

    会議種別:口頭発表(一般)  

    開催地:Marriott Vancouver Pinnacle Hotel, Vancouver, Canada   国名:カナダ  

  • 組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価

    綾部 秀紀, 吉村正義, 松永裕介

    VLSI設計技術研究会  2011年9月 

     詳細を見る

    開催年月日: 2011年9月

    会議種別:口頭発表(一般)  

    開催地:会津大学   国名:アメリカ合衆国  

  • Power and Delay Aware Synthesis of Multi-Operand Adders Targeting LUT-based FPGAs 国際会議

    Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga

    International Symposium on Low Power Electronics and Design 2011 (ISLPED 2011)  2011年8月 

     詳細を見る

    開催年月日: 2011年8月

    会議種別:口頭発表(一般)  

    開催地:Fukuoka   国名:日本国  

  • Multiple-Bit-Upset and Single-Bit-Upset Resilient 8T SRAM Bitcell Layout with Divided Wordline Structure 国際会議

    Shusuke Yoshimoto, Takuro Amashita, Daisuke Kozuwa, Taiga Takata, Masayoshi Yoshimura, Yusuke Matsunaga, Hiroto Yasuura, Hiroshi Kawaguchi and Masahiko Yoshimoto

    17th IEEE International On-Line Testing Symposium 2011 (IOLTS 2011)  2011年7月 

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    開催年月日: 2011年7月

    会議種別:口頭発表(一般)  

    開催地:Metropolitan hotel, Athens, Greece   国名:ギリシャ共和国  

  • A Robust Algorithm for Pessimistic Analysis of Logic Masking Effects in Combinational Circuits 国際会議

    Taiga Takata and Yusuke Matsunaga

    17th IEEE International On-Line Testing Symposium 2011 (IOLTS 2011)  2011年7月 

     詳細を見る

    開催年月日: 2011年7月

    会議種別:口頭発表(一般)  

    開催地:Metropolitan hotel, Athens, Greece   国名:ギリシャ共和国  

  • A Robust CODC-based Heuristic to Extract Observability Don't Care Set 国際会議

    Taiga Takata and Yusuke Matsunaga

    20th International Workshop on Logic and Synthesis 2011 (IWLS 2011)  2011年8月 

     詳細を見る

    開催年月日: 2011年6月

    会議種別:口頭発表(一般)  

    開催地:University of California, San Diego, CA, USA   国名:アメリカ合衆国  

  • Synthesis of GPC-based Compressor Trees Targeting Delay and Power Aware Implementation on FPGAs 国際会議

    Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga

    20th International Workshop on Logic and Synthesis 2011 (IWLS 2011)  2011年8月 

     詳細を見る

    開催年月日: 2011年6月

    会議種別:口頭発表(一般)  

    開催地:University of California, San Diego, CA, USA   国名:アメリカ合衆国  

  • An EDA tool chain for soft-error tolerant VLSI design 国際会議

    Yusuke Matsunaga

    VLSI Test Symposium (VTS2011)  2011年5月 

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    開催年月日: 2011年5月

    会議種別:口頭発表(招待・特別)  

    開催地:Dana Point, CA, USA   国名:アメリカ合衆国  

  • 順序回路のソフトエラー耐性評価における高精度な近似手法

    城林 直樹、赤峰 悠介、吉村 正義、松永 裕介

    電子情報通信学会VLD研究会  2010年5月 

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    開催年月日: 2010年5月

    会議種別:口頭発表(一般)  

    開催地:北九州国際会議場   国名:日本国  

  • 有限状態機械の分割に基づく定常状態確率の近似計算手法

    長谷川 創、赤峰 悠介、吉村 正義、松永 裕介

    電子情報通信学会VLD研究会  2010年5月 

     詳細を見る

    開催年月日: 2010年5月

    会議種別:口頭発表(一般)  

    開催地:北九州国際会議場   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/17764

  • 高位合成における種々の最適化手法について 招待

    松永 裕介

    第23回 回路とシステム軽井沢ワークショップ  2010年4月 

     詳細を見る

    開催年月日: 2010年4月

    会議種別:口頭発表(一般)  

    開催地:軽井沢プリンスホテル   国名:日本国  

  • 順序回路のソフトエラー耐性評価手法の状態数削減による高速化

    赤峰 悠介、吉村 正義、松永 裕介

    電子情報通信学会VLD研究会  2010年3月 

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    開催年月日: 2010年3月

    会議種別:口頭発表(一般)  

    開催地:沖縄県男女共同参画センター「てぃるる」   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/16892

  • フレックスマージ:LUT削減を目的としたLUT型FPGA向け論理最適化手法

    高田 大河、松永 裕介

    電子情報通信学会VLD研究会(デザインガイア)  2009年12月 

     詳細を見る

    開催年月日: 2009年12月

    会議種別:口頭発表(一般)  

    開催地:高知市文化プラザ   国名:日本国  

  • 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価

    赤峰 悠介、吉村 正義、松永 裕介

    電子情報通信学会VLD研究会(デザインガイア)  2009年12月 

     詳細を見る

    開催年月日: 2009年12月

    会議種別:口頭発表(一般)  

    開催地:高知市文化プラザ   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/16081

  • FPGAを対象としたマルチオペランド加算器合成手法

    松永 多苗子, 木村 晋二, 松永 裕介

    情報処理学会DAシンポジウム  2009年9月 

     詳細を見る

    開催年月日: 2009年9月

    会議種別:口頭発表(一般)  

    開催地:ホテルアローレ(石川県)   国名:日本国  

  • 順序回路のソフトエラー率解析手法の非明示的列挙による高速化について

    松永 裕介、赤峰 悠介

    電子情報通信学会VLD研究会  2009年9月 

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    開催年月日: 2009年9月

    会議種別:口頭発表(一般)  

    開催地:大阪大学   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/16080

  • マルコフモデルを用いた順序回路のソフトエラー耐性評価手法

    赤峰 悠介, 吉村 正義, 松永 裕介

    情報処理学会DAシンポジウム  2009年8月 

     詳細を見る

    開催年月日: 2009年8月

    会議種別:口頭発表(一般)  

    開催地:ホテルアローレ(石川県)   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/16078

  • A Power-aware Post-processing under depth constraint for LUT-based FPGA Technology Mapping 国際会議

    Taiga Takata and Yusuke Matsunaga

    International Workshop on Logic and Synthesis 2009  2009年8月 

     詳細を見る

    開催年月日: 2009年7月 - 2009年8月

    会議種別:口頭発表(一般)  

    開催地:Cadence Berkeley Lab. , Berkeley, CA   国名:アメリカ合衆国  

    リポジトリ公開URL: http://hdl.handle.net/2324/15427

  • Multi-Operand Adder Synthesis on FPGAs using Generalized Parallel Counters 国際会議

    Taeko Matsunaga, Shinji Kimura, and Yusuke Matsunaga

    International Workshop on Logic and Synthesis 2009  2009年7月 

     詳細を見る

    開催年月日: 2009年7月 - 2009年8月

    会議種別:口頭発表(一般)  

    開催地:Cadence Berkeley Lab. , Berkeley, CA   国名:アメリカ合衆国  

  • An efficient cut enumeration for depth-optimum technology mapping for LUT-based FPGAs 国際会議

    Taiga Takata and Yusuke Matsunaga

    ACM Great Lakes Symposium on VLSI  2009年5月 

     詳細を見る

    開催年月日: 2009年5月

    会議種別:口頭発表(一般)  

    国名:アメリカ合衆国  

  • SER評価のための論理回路におけるパルスの伝搬解析

    原田 翔次、赤峰 悠介、吉村 正義、松永 裕介

    電子情報通信学会DC研究会  2009年4月 

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    開催年月日: 2009年4月

    会議種別:口頭発表(一般)  

    開催地:首都大学東京秋葉原サテライトキャンパス   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/16076

  • セルベース設計に適したSER評価の為のパルス発生確率解析手法

    小津和 大昌、吉村 正義、松永 裕介

    電子情報通信学会DC研究会  2009年4月 

     詳細を見る

    開催年月日: 2009年4月

    会議種別:口頭発表(一般)  

    開催地:首都大学東京秋葉原サテライトキャンパス   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/16990

  • 算術演算器を含む回路に対する高速なソフトエラー率評価手法

    平田 元春、吉村 正義、松永 裕介、安浦 寛人

    電子情報通信学会DC研究会  2009年4月 

     詳細を見る

    開催年月日: 2009年4月

    会議種別:口頭発表(一般)  

    開催地:首都大学東京秋葉原サテライトキャンパス   国名:日本国  

  • ディペンダブルVLSI設計技術への挑戦 招待

    松永裕介、安浦寛人、馬場謙介、吉村正義、佐藤寿倫、杉原真

    電子情報通信学会全国大会  2009年3月 

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    開催年月日: 2009年3月

    会議種別:口頭発表(一般)  

    開催地:愛媛大学   国名:日本国  

  • イニシエーション・インターバルとアロケーションの制約下における総面積最小を目的としたパイプライン・スケジューリング手法

    小玉翔、松永裕介

    電子情報通信学会VLD研究会  2009年3月 

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    開催年月日: 2009年3月

    会議種別:口頭発表(一般)  

    開催地:沖縄県男女共同参画センター「てぃるる」   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/13844

  • FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法

    高田大河、松永裕介

    情報処理学会SLDM研究会  2009年1月 

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    開催年月日: 2009年1月

    会議種別:口頭発表(一般)  

    開催地:岩手県民情報交流センター   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/14702

  • Synthesis of parallel prefix adders considering switching activities 国際会議

    Taeko Matsunaga, Sinji Kimura, and Yusuke Matsunaga

    International Conference on Computer Design  2008年10月 

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    開催年月日: 2008年10月

    会議種別:口頭発表(一般)  

    開催地:Lake Tahoe   国名:アメリカ合衆国  

  • 組み合わせ論理回路におけるソフトエラーの論理マスク効果の正確な見積もり手法について

    松永裕介

    情報処理学会SLDM研究会  2008年10月 

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    開催年月日: 2008年10月

    会議種別:口頭発表(一般)  

    開催地:岩手県民情報交流センター   国名:日本国  

  • FPGAを対象とした部分積加算回路の合成について

    松永多苗子、木村晋二、松永裕介

    情報処理学会SLDM研究会  2008年10月 

     詳細を見る

    開催年月日: 2008年10月

    会議種別:口頭発表(一般)  

    開催地:岩手県民情報交流センター   国名:日本国  

  • 組み合わせ回路のおけるソフトエラー伝播率計算手法の評価

    赤峰悠介、松永裕介

    電気関連学会九州支部大会  2008年9月 

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    開催年月日: 2008年9月

    会議種別:口頭発表(一般)  

    開催地:大分大学   国名:日本国  

  • 深さ最小かつLUTの信号遷移確率の総和最小なLUT型FPGA向けテクノロジマッピング

    高田大河、松永裕介

    情報処理学会DA シンポジウム  2008年8月 

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    開催年月日: 2008年8月

    会議種別:口頭発表(一般)  

    開催地:遠鉄ホテルエンパイア(静岡県浜松市)   国名:日本国  

    リポジトリ公開URL: http://hdl.handle.net/2324/12505

  • マルチプレクサの削減を目的としたバインディング改善手法

    小玉翔、松永裕介

    電子情報通信学会VLD研究会  2008年5月 

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    開催年月日: 2008年5月

    会議種別:口頭発表(一般)  

    開催地:神戸大学   国名:日本国  

  • スイッチング確率を考慮した prefix graph 合成手法の改良について

    松永多苗子、木村晋二、松永裕介

    電子情報通信学会VLD研究会  2008年5月 

     詳細を見る

    開催年月日: 2008年5月

    会議種別:口頭発表(一般)  

    開催地:神戸大学   国名:日本国  

  • An Efficient Performance Improvement Method Utilizing Specialized Functional Units in behavioral Synthesis 国際会議

    Tsuyoshi Sadakata and Yusuke Matsunaga

    13th Asia and South Pacific Design Automation Conference  2008年1月 

     詳細を見る

    開催年月日: 2008年1月

    会議種別:口頭発表(一般)  

    開催地:Seoul   国名:大韓民国  

  • Area Recovery under Depth Constraint by Cut Substitution for Technology Mapping for LUT-based FPGAs 国際会議

    Taiga Takata and Yusuke Matsunaga

    13th Asia and South Pacific Design Automation Conference  2008年1月 

     詳細を見る

    開催年月日: 2008年1月

    会議種別:口頭発表(一般)  

    開催地:Seoul   国名:大韓民国  

  • Power-Conscious Synthesis of Parallel Prefix Adders under Bitwise Timing Constraints 国際会議

    Taeko Matsunaga, Shinji Kimura, and Yusuke Matsunaga

    The 14th Workshop on Synthesis and System Integration of Mixed Information technologies  2007年10月 

     詳細を見る

    開催年月日: 2007年10月

    会議種別:口頭発表(一般)  

    開催地:札幌   国名:日本国  

  • Performance Improvement Methods Utilizing Complex Functional Units in Behavioral Synthesis 国際会議

    Tsuyoshi Sadakata and Yusuke Matsunaga

    2007 IFIP International Conference on Very Large Scale Integration  2007年10月 

     詳細を見る

    開催年月日: 2007年10月

    会議種別:口頭発表(一般)  

    開催地:Atlanta   国名:アメリカ合衆国  

  • Timing-constrained Area Minimization Algorithm for Parallel Prefix Adders

    Taeko Matsunaga and Yusuke Matsunaga

    International Workshop on Logic and Synthesis  2007年5月 

     詳細を見る

    開催年月日: 2007年5月 - 2007年6月

    会議種別:口頭発表(一般)  

    開催地:San Diego   国名:アメリカ合衆国  

  • Area Minimization Algorithm for Parallel Prefix Adders under Bitwise Delay Constraints 国際会議

    Taeko Matsunaga and Yusuke Matsunaga

    ACM Great Lakes Symposium on VLSI  2007年3月 

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    開催年月日: 2007年3月

    会議種別:口頭発表(一般)  

    開催地:Stresa   国名:イタリア共和国  

  • An Exact and Efficient Algorithms for Disjunctive Decomposition 国際会議

    Yusuke Matsunaga

    Synthesis And System Integration of Mixed Technologies (SASIMI'98)  1998年10月 

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    会議種別:口頭発表(一般)  

    開催地:仙台   国名:日本国  

    Y. Matsunaga, An Exact and Efficient Algorithms for Disjunctive Decomposition, Synthesis And System Integration of Mixed Technologies (SASMI'98), Oct. 1998

  • 回路構造の解析を用いない論理暗号化の攻撃方法について

    @松永 裕介

    LSIテストセミナー  2023年3月 

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    開催年月日: 2023年3月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:電気ビル共創館カンファレンス(福岡県福岡市)   国名:日本国  

  • 論理回帰を用いたサンプリングベースの論理合成

    @松永 裕介

    LSIテストセミナー  2022年1月 

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    開催年月日: 2022年1月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:福岡市 天神クリスタルビル   国名:日本国  

  • 論理回帰を用いたサンプリングベースの論理合成

    松永 裕介

    LSIテストセミナー  2022年1月 

     詳細を見る

    開催年月日: 2022年1月

    記述言語:日本語  

    開催地:福岡市 天神クリスタルビル   国名:日本国  

    researchmap

  • 論理施錠の施錠強度と攻撃耐性についての新たな評価の手法

    #南 周作,@松永 裕介

    電子情報通信学会VLD研究会  2021年1月 

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    開催年月日: 2021年1月

    記述言語:日本語   会議種別:口頭発表(一般)  

    開催地:オンライン   国名:日本国  

  • Synthesis algorithm of parallel index generation units

    Yusuke Matsunaga

    17th Design, Automation and Test in Europe, DATE 2014  2014年 

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    開催年月日: 2014年3月

    記述言語:英語  

    開催地:Dresden   国名:ドイツ連邦共和国  

    The index generation function is a multi-valued logic function which checks if the given input vector is a registered or not, and returns its index value if the vector is registered. If the latency of the operation is critical, dedicated hardware is used for implementing the index generation functions. This paper proposes a method implementing the index generation functions using parallel index generation units. A novel and efficient algorithm called 'conflict free partitioning' is proposed to synthesis parallel index generation units. Experimental results show the proposed method outperforms other existing methods.

  • Neutron-induced soft error rate estimation for SRAM using PHITS

    Shusuke Yoshimoto, Takuro Amashita, Masayoshi Yoshimura, Yusuke Matsunaga, Hiroto Yasuura, Shintaro Izumi, Hiroshi Kawaguchi, Masahiko Yoshimoto

    2012 IEEE 18th International On-Line Testing Symposium, IOLTS 2012  2012年 

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    開催年月日: 2012年6月

    記述言語:英語  

    開催地:Sitges   国名:スペイン  

    This paper presents a novel neutron-induced soft-error-rate (SER) estimation tool with a particle transport code: PHITS. The proposed tool can calculate the SER according to various data patterns and the layout of the memory cells in an SRAM. As layouts, two kinds of an NMOS-PMOS-NMOS 6T and an inside-out PMOS-NMOS-PMOS versions are considered. The proposed tool distinguishes a single-event-upset (SEU) SER, a horizontal multiple-cell-upset (MCU) SER, and a vertical MCU SER using an extracting function. The horizontal MCU SER in the inside-out version of the PMOS-NMOS-PMOS 6T SRAM cell layout was expected to be 26-41% less than that of the general NMOS-PMOS-NMOS 6T cell layout.

  • A soft error tolerance estimation method for sequential circuits

    Masayoshi Yoshimura, Yusuke Akamine, Yusuke Matsunaga

    2011 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT 2011  2011年 

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    開催年月日: 2011年10月

    記述言語:英語  

    開催地:Vancouver, BC   国名:カナダ  

    In advanced technology, soft error tolerance of VLSIs decreases. Soft errors might cause VLSIs to failure. However, there is no exact method to estimate soft error tolerance for sequential circuits of VLSIs. We propose an exact method to estimate soft error tolerance for sequential circuits. The failure due to soft errors in sequential circuits is defined by using the modified product machine. The behavior of the modified product machine is analyzed using Markov model strictly. We also propose two acceleration techniques to apply the exact method to larger scale circuits. Two acceleration techniques reduce the number of variables of simultaneous linear equations. We apply the proposed method to ISCAS'89 and MCNC benchmark circuits and estimate soft error tolerance for sequential circuits. Experimental results shows that two acceleration techniques reduce up to 10 times from its original execution time.

  • Power and delay aware synthesis of multi-operand adders targeting LUT-based FPGAs

    Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

    17th IEEE/ACM International Symposium on Low Power Electronics and Design, ISLPED 2011  2011年 

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    開催年月日: 2011年8月

    記述言語:英語  

    開催地:Fukuoka   国名:日本国  

    Recent researches have indicated that multi-operand addition on FPGAs can be efficiently realized as the architecture consisting of a compressor tree which reduces the number of operands and a carry-propagate adder like ASIC by utilizing generalized parallel counters(GPCs). This paper addresses power and delay aware synthesis of GPC-based compressor trees. Based on the observation that dynamic power would correlate to the number of GPCs and the levels of GPCs, our approach targets to minimize the maximum levels and the total number of GPCs, and an ILP-based algorithm and heuristic approaches are proposed. Several experiments targeting Altera Stratix III architecture show that the proposed approach reduced the delay by up to 20% under a slight increase in total power dissipation.

  • A robust algorithm for pessimistic analysis of logic masking effects in combinational circuits

    Taiga Takata, Yusuke Matsunaga

    2011 IEEE 17th International On-Line Testing Symposium, IOLTS 2011  2011年9月 

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    開催年月日: 2011年7月

    記述言語:英語  

    開催地:Athens   国名:ギリシャ共和国  

    Analyzing logic masking effects in combinational circuits is an important key to evaluate soft error tolerance of circuits. Logic masking effects can be analyzed exactly with employing fault simulation. The computing complexity of a fault-simulation-based algorithm, however, is proportional to the square of circuit size, which might be unacceptable to achieve a scalable analyzer. On the other hand, a heuristic algorithm AnSER can analyze logic masking effects approximately in runtime proportional to circuit size. AnSER, however, is possible to analyze logic masking effects optimistically especially for circuits protected with spatial redundancy, which might not be suitable for soft error tolerant designs. This paper shows a robust algorithm to analyze logic masking effects pessimistically. Pessimistic analysis is guaranteed with employing the proposed algorithm, while the computing complexity of the proposed algorithm is proportional to circuit size. Experimental results show that the proposed algorithm runs about 91 times faster than a fault-simulation-based exact algorithm with 11.5% overestimate for average susceptibility to errors. For circuits partially protected with spatial redundancy, the proposed algorithm has estimated average susceptibility with 37.9% overestimates on average, while AnSER has estimated average susceptibility with 96% underestimates on average.

  • Multiple-bit-upset and single-bit-upset resilient 8T SRAM bitcell layout with divided wordline structure

    S. Yoshimoto, T. Amashita, D. Kozuwa, T. Takata, M. Yoshimura, Yusuke Matsunaga, Hiroto Yasuura, H. Kawaguchi, M. Yoshimoto

    2011 IEEE 17th International On-Line Testing Symposium, IOLTS 2011  2011年9月 

     詳細を見る

    開催年月日: 2011年7月

    記述言語:英語  

    開催地:Athens   国名:ギリシャ共和国  

    This paper presents a new 8T (8-transistor) SRAM cell layout mitigating multiple-bit upset (MBU) in a divided wordline structure. Because bitlines along unselected columns are not activated, the divided wordline structure eliminates a half-select problem and achieves low-power operation, which is often preferred for low-power / low-voltage applications. However, the conventional 8T SRAM with the divided wordline structure engenders MBUs because all bits in the same word are physically adjoining. Consequently, error correction coding (ECC) techniques are difficult to apply. This paper presents a new 8T cell layout pattern that separates internal latches in SRAM cells using both an n-well and a p-substrate. We investigated an SEU cross section of nMOS that is 3.5-4.5 times higher than that of pMOS. Using an iRoC TFIT simulator, we confirmed that the proposed 8T cell has better neutron-induced MBU tolerance. The MBU in the proposed 8T SRAM is improved by 90.70% and the MBU soft error rate (SER) is decreased to 3.46 FIT at 0.9 V when ECC is implemented. Additionally, we conducted Synopsys 3-D TCAD simulation, which indicates that the LET threshold (LETth) in single-event upset (SEU) is also improved by 66.47% in the proposed 8T SRAM by a common-mode effect.

  • Multi-operand adder synthesis on FPGAs using generalized parallel counters

    Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

    2010 15th Asia and South Pacific Design Automation Conference, ASP-DAC 2010  2010年4月 

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    開催年月日: 2010年1月

    記述言語:英語  

    開催地:Taipei   国名:台湾  

    Multi-operand adders usually consist of compression trees which reduce the number of operands per a bit to two, and a carry-propagate adder for the two operands in ASIC implementation. The former part is usually realized using full adders or (3;2) counters like Wallace-trees in ASIC, while adder trees or dedicated hardware are used in FPGA. In this paper, an approach to realize compression trees on FPGAs is proposed. In case of FPGA with m-input LUT, any counters with up to m inputs can be realized with one LUT per an output. Our approach utilizes generalized parallel counters (GPCs) with up to m inputs and synthesizes high-performance compression trees by setting some intermediate height limits in the compression process like Dadda's multipliers. Experimental results show its effectiveness against existing approaches at GPC level and on Altera's Stratix III.

    リポジトリ公開URL: http://hdl.handle.net/2324/15428

  • An efficient cut enumeration for depth-optimum technology mapping for LUT-based FPGAs

    Taiga Takata, Yusuke Matsunaga

    19th ACM Great Lakes Symposium on VLSI, GLSVLSI '09  2009年 

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    開催年月日: 2009年5月

    記述言語:英語  

    開催地:Boston, MA   国名:アメリカ合衆国  

    Recent technology mappers for LUT based FPGAs employ cut enumeration. Although many cuts are often needed to find good network, enumerating all cuts with large size consumes run-time very much. The number of cuts exponentially increases with the size of cuts, which causes long runtime. Furthermore, an inefficiency of bottom-up merging in existing algorithms makes the run-time much longer. This paper presents a novel cut enumeration. The proposed algorithm is efficient because it enumerates cuts without bottomup merging. Our algorithm has two modes; exhaustive enumeration and partial enumeration. Exhaustive enumeration enumerates all cuts. Partial enumeration enumerates partial cuts with a guarantee that a depth-minimum network can be constructed. The experimental results show that exhaustive enumeration runs about 3 times and 8 times faster than existing bottom-up algorithm [1] [2] for K = 8, 9, respectively. The quality of network are the same. Furthermore, partial enumeration runs about 6 times and 18 times faster than bottom-up algorithm for K = 8, 9, respectively. Area of network derived by the set of cuts enumerated by partial enumeration is only 4 % larger than that derived by exhaustive enumeration on average, and the depth is the same.

    リポジトリ公開URL: http://hdl.handle.net/2324/14703

  • Synthesis of parallel prefix adders considering switching activities

    Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga

    26th IEEE International Conference on Computer Design 2008, ICCD  2008年 

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    開催年月日: 2008年10月

    記述言語:英語  

    開催地:Lake Tahoe, CA   国名:アメリカ合衆国  

    This paper addresses parallel prefix adder synthesis which targets minimization of the total switching activities under bitwise timing constraints. This problem is treated as synthesis of prefix graphs which represent global structures of parallel prefix adders at technology-independent level. An approach for timing-driven area minimization has been proposed which first finds the exact minimum solution on a specific subset of prefix graphs by dynamic programming, then restructures the result for further reduction by removing restriction on the subset. This approach can be applied for switching cost minimization almost directly, though it is not so effective as area minimization in some cases. In this paper, a heuristic is proposed which estimates the effect of the restructuring phase and improve cost calculation fo some specific cases. Through various kinds of experiments, conditions where this approach can be executed effectively is also discussed. & copy; 2008 IEEE.

  • Area recovery under depth constraint by cut substitution for technology mapping for LUT-based FPGAs

    Taiga Takata, Yusuke Matsunaga

    2008 Asia and South Pacific Design Automation Conference, ASP-DAC  2008年8月 

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    開催年月日: 2008年3月

    記述言語:英語  

    開催地:Seoul   国名:大韓民国  

    In this paper we present the post-processing algorithm, Cut Substitution, for technology mapping for LUT-based FPGAs to minimize the area under depth minimum constraint. The problem to generate a LUT's network whose area is minimum under depth minimum costraint seems to be as difficult as NP-Hard class problem. Cut Substitution is the process to generate a local optimum solution by eliminating redundant LUTs while the depth of network is maintained. The experiments shows that the proposed method derives the solutions whose area are 9% smaller than the solutions of a previous state-of-the-art, DAOmap on average.

    リポジトリ公開URL: http://hdl.handle.net/2324/12504

  • An efficient performance improvement method utilizing specialized functional units in Behavioral Synthesis

    Tsuyoshi Sadakata, Yusuke Matsunaga

    2008 Asia and South Pacific Design Automation Conference, ASP-DAC  2008年 

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    開催年月日: 2008年3月

    記述言語:英語  

    開催地:Seoul   国名:大韓民国  

    This paper proposes a novel Behavioral Synthesis method that improves performance of synthesized circuits utilizing specialized functional units effectively. Specialized functional units (e.g. Multiply-Accumulator) are designed for specific operation patterns to achieve shorter delay and/or smaller area than cascaded basic functional units. Almost all conventional methods cannot use specialized functional units effectively under a total area constraint because of their less flexibility for resource sharing. The proposed method makes it possible to solve module selection, scheduling, and functional unit allocation problems utilizing specialized functional units in practical time with some heuristics, and to reduce the number of clock cycles under total area and clock cycle time constraints. Experimental results show that the proposed method has achieved up to 35% and on average 14% reduction of the number of cycles with specialized functional units in practical time.

  • Area minimization algorithm for parallel prefix adders under bitwise delay constraints

    Taeko Matsunaga, Yusuke Matsunaga

    17th Great Lakes Symposium on VLSI, GLSVLSI'07  2007年 

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    開催年月日: 2007年3月

    記述言語:英語  

    開催地:Stresa-Lago Maggiore   国名:イタリア共和国  

    This paper addresses parallel prefix adder synthesis which targets area minimization under given timing constraints. This problem is treated as synthesis of prefix graphs which represent global structures of parallel prefix adders, and a two-folded robust heuristic is proposed. The first process is dynamic programming based area minimization (DPAM), where the search space is limited to a specific subset of the whole set of prefix graphs by imposing some restrictions on structure of prefix graphs, and an exact minimum prefix graph for the limited space can be found efficiently by dynamic programming. The second process is area reduction with re-structuring (ARRS),which removes imposed restrictions on structure, and restructures the result of DPAM for further area reduction. Experimental results show that the size of prefix graph can be reduced by about 10% compared to an existing approach, and area at gate level can also be reduced by more than 30% compared to a commercial tool in some case.

  • Development of practical ATPG tool with flexible interface

    Masayoshi Yoshimura, Yusuke Matsunaga

    15th Asian Test Symposium 2006  2006年12月 

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    開催年月日: 2006年11月

    記述言語:英語  

    開催地:Fukuoka   国名:日本国  

    An ATPG tool is constructed by many functions which are pattern generation functions, fault simulation functions, static compaction functions, etc. For evaluating new idea of only one subfunction accurately, it is necessary to develop all functions of the ATPG tool. It is a serious problem for evaluating new ideas. Many of efficient techniques like static learning don't satisfy all evaluation standards of ATPG tools (high fault efficiency, short length of test patterns, and short CPU time, etc.). Effectiveness of these efficient techniques is according to the structure of circuits. If ATPG tools aren't practical, these techniques are not accurately evaluated. In FLEETS, practical and open EDA tools include ATPG tool have been developed for evaluating new ideas. The purpose of developing these EDA tools is to provide environment that facilitates evaluating new ideas. An ATPG tool which has flexible interfaces is developed as a part of environment for developing EDA tools. This ATPG tool has been developed for evaluating new ideas. To achieve this propose, new algorithms as well as the existing algorithms have been developed. Flexible command interfaces are designed to facilitate adding new ideas in the future. The command interface has been written in Tcl/TK[2]. Table 1 shows the command interfaces. A flexible interface was added to this ATPG tool to conduct various experiments. One of examples is that relations between order of selecting faults, number of patterns and CPU Time are examined. Another is that correlation of the number of test patterns and processing time to combination of each algorithm of pattern generation, static compaction, and fault simulation is examined. And, relations between results of static learning and pattern generation are examined. This ATPG tool has been written in C language and can be executed on Linux and Solaris. This ATPG tool was evaluated to combinational circuits of ITC99 benchmark circuits [1]. A fault model was the single stuck-at fault model. The ATPG tool was executed on Pentium4 3.05GHz with 1GB Memory running Linux OS. In the result to 21 all circuits, the number of patterns was 776, processing time were 459.3 seconds and fault efficiency were 99.74% on average. Practical and open ATPG tool for evaluating new ideas has been described. New ideas of ATPG tools can be easily evaluated in a short term. One of the problems in the future is to enable an addition of the algorithm by the user. For solving this problem, it will be designed APIs of ATPG tool which is used by users when users will develop the new algorithms.

  • CP mask optimization for enhancing the throughput of MCC systems

    Makoto Sugihara, Kenta Nakamura, Yusuke Matsunaga, Kazuaki Murakami

    26th Annual BACUS Symposium on Photomask Technology 2006  2006年12月 

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    開催年月日: 2006年9月

    記述言語:英語  

    開催地:Monterey, CA   国名:アメリカ合衆国  

    The character projection (CP) is utilized for maskless lithography and is a potential for the future photomask manufacture because the CP lithography can project ICs much faster than point beam projection or variable-shaped beam (VSB) projection. In this paper, we present CP mask optimization for multi-column-cell (MCC) systems, in which column-cells can project patterns in parallel with the CP and the VSB, so that their throughput is maximized. This paper presents an MINLP (mixed integer nonlinear programming) model as well as an MIP (mixed integer programming) model for optimizing a CP mask set of an MCC projection system so that projection time is minimized. The experimental results show that our optimization has achieved 71.3% less projection time for a two-column-cell system than that for a single-column-cell (SCC) system. For the two-column-cell system, it has also achieved 42.6% less projection time than a naive CP mask development approach. The experimental results denote that our optimization achieves projection time reduction more than parallelizing two column-cells by virtually increasing logic cells which are placed on CP masks and decreasing VSB projection.

  • A character size optimization technique for throughput enhancement of character projection lithography

    Makoto Sugihara, Taiga Takata, Kenta Nakamura, Ryoichi Inanami, Hiroaki Hayashi, Katsumi Kishimoto, Tetsuya Hasebe, Yukihiro Kawano, Yusuke Matsunaga, Kazuaki Murakam, Katsuya Okumura

    ISCAS 2006: 2006 IEEE International Symposium on Circuits and Systems  2006年12月 

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    開催年月日: 2006年5月

    記述言語:英語  

    開催地:Kos   国名:ギリシャ共和国  

    We propose a character size optimization technique to enhance the throughput of maskless lithography as well as photomask manufacture. The number of electron beam shots to draw the patterns of circuits is a dominant factor in the manufacture time and the cost for devices. Our technique is capable of drastically reducing them by optimizing the size of characters, which are the patterns to project and are placed on CP masks. Experimental results show that our technique reduced 72.0% of EB shots in the best case, comparing with the ad hoc character sizing.

  • Technology mapping technique for throughput enhancement of character projection equipment

    Makoto Sugihara, Taiga Takata, Kenta Nakamura, Ryoichi Inanami, Hiroaki Hayashi, Katsumi Kishimoto, Tetsuya Hasebe, Yukihiro Kawano, Yusuke Matsunaga, Kazuaki Murakami, Katsuya Okumura

    Emerging Lithographic Technologies X  2006年7月 

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    開催年月日: 2006年1月

    記述言語:英語  

    開催地:San Jose, CA   国名:アメリカ合衆国  

    The character projection is utilized for maskless lithography and is a potential for the future photomask manufacture. The drawback of the character projection is its low throughput and leads to a price rise of ICs. This paper discusses a technology mapping technique for enhancing the throughput of the character projection. The number of EB shots to draw an entire chip determines the fabrication time for the chip. Reduction of the number of EB shots, therefore, increases the throughput of character projection equipment and reduces the cost to produce ICs. Our technology mapping technique aims to reduce the number of EB shots to draw an entire chip for increasing the throughput of character projection equipment. Our technique treats the number of EB shots as an objective to minimize. Comparing with an conventional technology mapping, our technology mapping technique achieved 19.6% reduction of the number of EB shots without any performance degradation of ICs. Moreover, our technology mapping technique achieved 48.8% reduction of the number of EB shots under no performance constraints. Our technique is easy for both IC designers and equipment developers to adopt because it is a software approach with no additional modification on character projection equipment.

  • Cell library development methodology for throughput enhancement of electron beam direct-write lithography systems

    Makoto Sugihara, Taiga Takata, Kenta Nakamura, Ryoichi Inanami, Hiroaki Hayashi, Katsumi Kishimoto, Tetsuya Hasebe, Yukihiro Kawano, Yusuke Matsunaga, Kazuaki Murakami, Katsuya Okumura

    2005 International Symposium on System-on-Chip  2005年12月 

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    開催年月日: 2005年11月

    記述言語:英語  

    開催地:Tampere   国名:フィンランド共和国  

    We propose a cell library development methodology for throughput enhancement of electron beam direct-write (EBDW) systems. First, an ILP (Integer Linear Programming)-based cell selection is proposed for EBDW systems in which both of the character projection (CP) and the variable shaped beam (VSB) methods are available, in order to minimize the number of electron beam (EB) shots, that is, time to fabricate chips. Secondly, the influence of cell directions on area and delay time of chips is examined. The examination helps to reduce the number of EB shots with a little deterioration of area and delay time because unnecessary directions of cells can be removed to increase the number of cells on a CP aperture mask Finally, a case study is shown in which the numbers of EB shots are examined under several cases.

  • Practical test architecture optimization for system-on-a-chip under floorplanning constraints

    Makoto Sugihara, Kazuaki Murakami, Yusuke Matsunaga

    Proceedings - IEEE Computer Society Annual Symposium on VLSI: Emerging Trends in VLSI Systems Design  2004年9月 

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    開催年月日: 2004年2月

    記述言語:英語  

    開催地:Lafayette, LA   国名:アメリカ合衆国  

    In testing system-on-a-chip (SOC), external pins for test are getting more and more precious hardware resources because the number of external pins is strongly restricted. Cores, which are basic components to build SOCs, are tested via test access mechanisms (TAMs) such as a test bus architecture. When cores are tested via TAMs, test stimuli and test responses for cores have to be transported over these TAMs. There is often the difference between the numbers of input/output ports of cores and the widths of TAMs. This difference causes the serialization of test patterns. It is probable that some parts of TAMs are unused because of the difference. This is a wasteful usage of TAMs. Test scheduling should be done in order to remove such a wasteful usage of TAMs. In this paper, a novel and practical test architecture optimization is proposed such that test time is minimized with floorplanning constraints abided. In this proposal, the computation time for the optimization can be alleviated by floorplanning manipulation. Several experimental results to this optimization are shown to validate this proposal using a commercial LP solver.

    リポジトリ公開URL: http://hdl.handle.net/2324/6093

  • Enhancing the performance of multi-cycle path analysis in an industrial setting

    Hiroyuki Higuchi, Yusuke Matsunaga

    Proceedings of the ASP - DAC 2004 Asia and South Pacific Design Automation Conference - 2004  2004年6月 

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    開催年月日: 2004年1月

    記述言語:英語  

    開催地:Yokohama   国名:日本国  

    In this paper we enhance the performance of multi-cycle path analysis in an industrial setting. Industrial designs are, in general, more complicated, but contain more information than fundamental sequential circuits. We show how such information is used for improving the quality and the efficiency of multi-cycle path analysis. Specifically, we propose local FSM learning to take into account reachability information. We also propose FF enable learning to accelerate multi-cycle path analysis. Experimental results show that our methods can handle large industrial designs with tens of thousands of FFs and detects more multi-cycle paths faster than conventional ones.

    リポジトリ公開URL: http://hdl.handle.net/2324/6092

  • The Statistical Longest Path Problem and its Application to Delay Analysis of Logical Circuits

    Ei Ando, Masafumi Yamashita, Toshio Nakata, Yusuke Matsunaga

    ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems  2002年 

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    開催年月日: 2002年12月

    記述言語:英語  

    開催地:Monterey, CA   国名:アメリカ合衆国  

    This paper presents an algorithm for estimating, in the sense below, the length of a longest path of a given directed acyclic graph (DAG) whose edge lengths are given as random variables with normal distributions. Let F(x) be the distribution function of the length of a longest path of a given DAG. The algorithm computes a normal distribution function F̃(x) such that F̃(x) ≤ F(x) if F(x) ≥ α, given a constant α (0.5 ≤ α < 1.0). We conduct two experiments to demonstrate the accuracy of F̃(x).

  • Fast state reduction algorithm for incompletely specified finite state machines

    Hiroyuki Higuchi, Yusuke Matsunaga

    Proceedings of the 1996 33rd Annual Design Automation Conference  1996年1月 

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    開催年月日: 1996年6月

    記述言語:英語  

    開催地:Las Vegas, NV, USA   国名:その他  

    This paper proposes a state reduction algorithm for incompletely specified FSMs. The algorithm is based on iterative improvements. When the number of compatibles is likely to be too large to handle explicitly, they are represented by a BDD. Experimental results are given to demonstrate that the algorithm described here is faster and obtains better solutions than conventional methods.

  • Implicit prime compatible generation for minimizing incompletely specified finite state machines

    Hiroyuki Higuchi, Yusuke Matsunaga

    Proceedings of the 1995 Asia and South Pacific Design Automation Conference, ASP-DAC'95  1995年12月 

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    開催年月日: 1995年8月 - 1995年9月

    記述言語:英語  

    開催地:Chiba, Jpn   国名:その他  

    This paper proposes a new implicit algorithm for excluding dominated compatibles. The algorithm utilizes a novel notion of signatures of compatibles to exclude dominated compatibles efficiently. Though this dominance check is weaker than the conventional one, experimental results show that in many cases the number of excluded compatibles is the same as that by class sets. Proposed method computes prime compatibles more efficiently than conventional methods for many tested large ISFSM's.

  • Computing the transitive closure of a state transition relation

    Yusuke Matsunaga, Patrick C. McGeer, Robert K. Brayton

    Proceedings of the 30th ACM/IEEE Design Automation Conference  1993年 

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    開催年月日: 1993年6月

    記述言語:英語  

    開催地:Dallas, TX, USA   国名:その他  

    We describe a new, recursive-descent procedure for the computation of the transitive closure of a transition relation. This procedure is the classic binary matrix procedure of [1], adapted to a BDD data structure, We demonstrate its efficacy when compared to standard iterative methods.

  • On variable ordering of binary decision diagrams for the application of multi-level logic synthesis

    Masahiro Fujita, Yusuke Matsunaga, Taeko Kakuda

    Proceedings the European Conference on Design Automation  1992年 

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    開催年月日: 1992年3月

    記述言語:英語  

    開催地:Amsterdam, Neth   国名:その他  

    We have developed multi-level logic minimization programs using Binary Decision Diagram (BDD). Here we present variable ordering methods of BDD. The variable ordering algorithm for two-level circuits is based on cover patterns and selects most binate variables first, and the one for multi-level circuits is based on depth first traverse of circuits. In both cases, the acquired variable orderings are optimized by exchanging a variable with its neighbor in the ordering.

  • Multi-level logic minimization based on minimal support and its application to the minimization of look-up table type FPGAs

    Masahiro Fujita, Yusuke Matsunaga

    1991 IEEE International Conference on Computer-Aided Design - ICCAD-91  1992年 

     詳細を見る

    開催年月日: 1991年11月

    記述言語:英語  

    開催地:Santa Clara, CA, USA   国名:その他  

    The authors present a method for multilevel logic minimization which is particularly suitable for the minimization of look-up table type FPGAs (field programmable gate arrays). Given a set of nodes to be minimized, one first calculates sets of supports which are necessary to construct the functions for the given nodes by applying functional reduction. The functional reduction process guarantees that one can get the minimal support for each node. One then makes a covering table for the set of nodes to be minimized so that one can get the minimal supports to cover all the functions for the given set of nodes to be minimized. The authors present a preliminary implementation and its results for ISCAS combinational benchmark circuits combined with MIS2.1 standard script and a Boolean resubstitution minimizer, and show the effectiveness of the presented method.

  • A resynthesis approach for network optimization

    Kuang Chien Chen, Yusuke Matsunaga, Masahiro Fujita, Saburo Muroga

    Proceedings of the 28th ACM/IEEE Design Automation Conference  1991年6月 

     詳細を見る

    開催年月日: 1991年6月

    記述言語:英語  

    開催地:San Francisco, CA, USA   国名:その他  

    An algorithm, RENO (resynthesis for network optimization), for the optimization of multilevel combinational networks is presented. In RENO, a given network is minimized for area by optimally resynthesizing each gate, using other existing gates in the network. The resynthesis process is based on a covering-set algorithm, which enables one to resynthesize using complex gates instead of only simple gates (e.g., NAND and NOR), thereby exploring more reconfiguration possibilities. Due to the reconfiguration ability of the RENO algorithm, networks optimized by RENO have good quality, even if no network don't-care is used. The RENO algorithm has been implemented in both cube and shared-OBDD data structures. Experimental results obtained by RENO for benchmark functions and comparison with the optimization algorithm used in MIS 2.2 show that RENO is effective for multilevel network optimization.

  • Automatic and semi-automatic verification of switch-level circuits with temporal logic and binary decision diagrams

    Masahiro Fujita, Yusuke Matsunaga, Taeko Kakuda

    1990 IEEE International Conference on Computer-Aided Design - ICCAD-90  1990年 

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    開催年月日: 1990年11月

    記述言語:英語  

    開催地:Santa Clara, CA, USA   国名:その他  

    Automatic and semi-automatic verification methods for switch-level circuits are presented. Switch-level circuits with no delay (but with/without charge effects) are automatically verified using a formalism with binary decision diagrams (BDD) and temporal logic. Purely bidirectional transistors, such as those whose signal directions are dynamically determined in operations, are treated in the uniform way as nonbidirectional transistors. In the case of switch-level circuits with arbitrary delays, based on the work by M. E. Leeser (1989), the authors present a semi-automatic verification method which uses a propositional theorem prover using BDD. First some assignments of propositional variables to terms of temporal logic are manually given, and then the automatic theorem prover does verification.

  • Multi-level logic minimization across latch boundaries

    Yusuke Matsunaga, Masahiro Fujita, Taeko Kakuda

    1990 IEEE International Conference on Computer-Aided Design - ICCAD-90  1990年 

     詳細を見る

    開催年月日: 1990年11月

    記述言語:英語  

    開催地:Santa Clara, CA, USA   国名:その他  

    A method to minimize sequential circuits is presented. It uses permissible functions extended for sequential circuits, and can make use of don't cares derived from network topology. Also, an efficient binary decision diagram (BDD) implementation of the extended permissible functions is presented by introducing edge attributes that indicate time label to the BDD. Circuits including latches can be efficiently minimized with the proposed method.

  • Boolean technology mapping for both ECL and CMOS circuits based on permissible functions and binary decision diagrams

    Hitomi Sato, Noboru Takahashi, Yusuke Matsunaga, Masahiro Fujita

    Proceedings of the 1990 IEEE International Conference on Computer Design: VLSI in Computers and Processors - ICCD '90  1990年9月 

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    開催年月日: 1990年9月

    記述言語:英語  

    開催地:Cambridge, MA, USA   国名:その他  

    A Boolean technology mapping with permissible functions is presented. This technique makes use of complementary intermediate logic functions of circuits. Therefore, complementary outputs of ECL gates can be easily handled. High-quality synthesized ECL circuits and CMOS circuits free of logical redundancies are generated. Technology-independent networks are converted into technology-dependent virtual gates network. Virtual gates have an arbitrary number of fan-ins. CMOS virtual networks consist of only NOR and NAND gates, while ECL virtual networks consists of only OR gates (but each gate has complementary outputs). By considering logic function and the device restrictions these virtual gate networks are translated into cell networks using permissible functions.

  • Boolean resubstitution with permissible functions and binary decision diagrams

    Hitomi Sato, Yoshihiro Yasue, Yusuke Matsunaga, Masahiro Fujita

    27th ACM/IEEE Design Automation Conference  1990年 

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    開催年月日: 1990年6月

    記述言語:英語  

    開催地:Orlando, FL, USA   国名:その他  

    A new Boolean resubstitution technique with permissible functions and ordered binary decision diagrams (OBDDs) is presented. Boolean resubstitution is one technique for multilevel logic optimization. Permissible functions are special don't care sets. The data structure of permissible functions and logic functions at each node in Boolean networks is represented in terms of OBDD. Therefore, logic functions can be flexibly manipulated and rapidly executed. Boolean resubstitution was also applied to a multilevel logic synthesis. Results of experiments employing the improved OBDD operation and Boolean resubstitution techniques are presented.

  • Multi-level logic optimization using binary decision diagrams

    Yusuke Matsunaga, Masahiro Fujita

    IEEE International Conference on Computer-Aided Design (ICCAD-89): Digest of Technical Papers  1989年 

     詳細を見る

    開催年月日: 1989年11月

    記述言語:英語  

    開催地:Santa Clara, CA, USA   国名:その他  

    A multilevel logic optimizer, which is based on the transduction method, is introduced. The original transduction method is good for optimization, but its calculation time and storage area increase exponentially with the number of inputs because of the use of truth tables. To save CPU time and memory space, the authors implemented this algorithm using ordered binary decision diagrams (OBDD) as the data structure for representing logic functions. Since OBDD does not become as large as other representations, it can handle large circuits without partitioning.

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MISC

  • Message from general chair

    Pathom N., Kim J.O., Matsunaga Y., Tancharoen D.

    ITC-CSCC 2022 - 37th International Technical Conference on Circuits/Systems, Computers and Communications   2022年   ISBN:9781665485593

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    出版者・発行元:ITC-CSCC 2022 - 37th International Technical Conference on Circuits/Systems, Computers and Communications  

    DOI: 10.1109/ITC-CSCC55581.2022.9895105

    Scopus

所属学協会

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委員歴

  • 電子情報通信学会基礎境界ソサイエティ   副会長   国内

    2019年6月 - 2022年5月   

  • 電子情報通信学会基礎境界ソサイエティ   副会長  

    2019年6月 - 2022年5月   

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  • 電子情報通信学会システムと信号処理サブソサイエティ   会長   国内

    2018年6月 - 2019年5月   

  • 電子情報通信学会システムと信号処理サブソサイエティ   副会長   国内

    2018年6月 - 2019年5月   

  • 九州大学   オープンキャンパス実行委員  

    2017年4月   

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    団体区分:その他

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  • 電子情報通信学会VLD研究専門委員会   専門委員   国内

    2016年5月 - 2021年5月   

  • IEEE CAS society Fukuoka Chapter   Chapter Chair   国際

    2016年1月 - 2017年12月   

  • 電子情報通信学会VLD研究専門委員会   専門委員会委員長   国内

    2015年5月 - 2016年5月   

  • 電子情報通信学会VLD研究専門委員会   専門委員会副委員長   国内

    2014年5月 - 2015年5月   

  • 電子情報通信学会代議員会   代議員   国内

    2010年5月 - 2012年5月   

  • 電子情報通信学会小中高生科学教室   委員   国内

    2009年5月 - 2012年5月   

  • 電子情報通信学会九州支部   幹事   国内

    2009年5月 - 2011年4月   

  • Design Automation Conference Executive Committee   Asian/South Pacific Representative   国際

    2004年6月 - 現在   

  • 電子情報通信学会VLD研究専門委員会   幹事   国内

    2004年5月 - 現在   

  • 電子情報通信学会VLD研究専門委員会   幹事  

    2004年5月   

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  • 九州大学   広報委員  

    2002年4月   

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    団体区分:その他

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  • 情報処理学会SLDM研究会   運営委員   国内

    2001年4月 - 現在   

  • 情報処理学会SLDM研究会   運営委員  

    2001年4月   

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学術貢献活動

  • 座長(Chairmanship)

    電子情報学会2017年総合大会・依頼シンポジウム「組み合わせ最適化問題の発見的手法とそのVLSICADへの応用」  ( 名城大学 ) 2017年3月

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    種別:大会・シンポジウム等 

  • 座長(Chairmanship) 国際学術貢献

    IEEE TENCON2010  ( 福岡 ) 2010年11月 - 現在

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    種別:大会・シンポジウム等 

  • IEEE TENCON2010 国際学術貢献

    ( 福岡 Japan ) 2010年11月

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    種別:大会・シンポジウム等 

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  • 幹事

    電気関連学会九州支部大会  ( 九州工業大学 ) 2009年9月

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    種別:大会・シンポジウム等 

  • Asia South-Pacific Representative 国際学術貢献

    Design Automation Conference  ( Anaheim, CA UnitedStatesofAmerica ) 2008年6月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:3,000

  • Design Automation Conference 国際学術貢献

    ( Anaheim, CA UnitedStatesofAmerica ) 2008年6月

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    種別:大会・シンポジウム等 

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  • 座長(Chairmanship) 国際学術貢献

    SASIMI2007  ( 札幌 ) 2007年10月 - 現在

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    種別:大会・シンポジウム等 

  • SASIMI2007 国際学術貢献

    ( 札幌 Japan ) 2007年10月

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    種別:大会・シンポジウム等 

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  • Asia South-Pacific Representative 国際学術貢献

    Design Automation Conference  ( San Diego, CA UnitedStatesofAmerica ) 2007年6月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:3,000

  • Design Automation Conference 国際学術貢献

    ( San Diego, CA UnitedStatesofAmerica ) 2007年6月

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    種別:大会・シンポジウム等 

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  • Techinical Program Chair 国際学術貢献

    Asia South Pacific Design Automation Conference  ( 横浜 ) 2007年1月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:600

  • Asia South Pacific Design Automation Conference 国際学術貢献

    ( 横浜 Japan ) 2007年1月

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    種別:大会・シンポジウム等 

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  • Asia South-Pacific Representative 国際学術貢献

    Design Automation Conference  ( San Francisco, CA UnitedStatesofAmerica ) 2006年7月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:3,000

  • Design Automation Conference 国際学術貢献

    ( San Francisco, CA UnitedStatesofAmerica ) 2006年7月

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    種別:大会・シンポジウム等 

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  • 実行委員会委員長

    回路とシステム軽井沢ワークショップ  ( 軽井沢 ) 2006年4月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:150

  • 回路とシステム軽井沢ワークショップ

    ( 軽井沢 Japan ) 2006年4月

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    種別:大会・シンポジウム等 

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  • Asia South-Pacific Representative 国際学術貢献

    Design Automation Conference  ( Anaheim, CA UnitedStatesofAmerica ) 2005年6月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:3,000

  • Design Automation Conference 国際学術貢献

    ( Anaheim, CA UnitedStatesofAmerica ) 2005年6月

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    種別:大会・シンポジウム等 

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  • 実行委員会副委員長

    回路とシステム軽井沢ワークショップ  ( 軽井沢 ) 2005年4月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:150

  • 回路とシステム軽井沢ワークショップ

    ( 軽井沢 Japan ) 2005年4月

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    種別:大会・シンポジウム等 

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  • Technical Program Committee topic chair 国際学術貢献

    SASIMI2004  ( 金沢 ) 2004年10月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:180

  • SASIMI2004 国際学術貢献

    ( 金沢 Japan ) 2004年10月

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    種別:大会・シンポジウム等 

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  • 座長(Chairmanship)

    DA シンポジウム  ( 浜松 ) 2004年7月 - 現在

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    種別:大会・シンポジウム等 

  • DA シンポジウム

    ( 浜松 Japan ) 2004年7月

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    種別:大会・シンポジウム等 

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  • 座長(Chairmanship)

    電子情報通信学会VLD研究会  ( パナヒルズ大阪 ) 2004年5月 - 現在

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    種別:大会・シンポジウム等 

  • 電子情報通信学会VLD研究会

    ( パナヒルズ大阪 Japan ) 2004年5月

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    種別:大会・シンポジウム等 

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  • 座長(Chairmanship) 国際学術貢献

    ICCAD  ( San Jose UnitedStatesofAmerica ) 2003年11月 - 現在

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    種別:大会・シンポジウム等 

  • ICCAD 国際学術貢献

    ( San Jose UnitedStatesofAmerica ) 2003年11月

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    種別:大会・シンポジウム等 

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  • 幹事

    DA シンポジウム  ( 浜松 ) 2003年7月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:150

  • DA シンポジウム

    ( 浜松 Japan ) 2003年7月

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    種別:大会・シンポジウム等 

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  • Promotion Chair 国際学術貢献

    Asia South Pacific Design Automation Conference  ( 横浜 ) 2003年1月 - 現在

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    種別:大会・シンポジウム等 

    参加者数:600

  • Asia South Pacific Design Automation Conference 国際学術貢献

    ( 横浜 Japan ) 2003年1月

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    種別:大会・シンポジウム等 

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共同研究・競争的資金等の研究課題

  • 論理IPの盗用を防ぐ堅牢な論理暗号化アルゴリズムの研究

    研究課題/領域番号:18K11219  2018年 - 2020年

    日本学術振興会  科学研究費助成事業  基盤研究(C)

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    担当区分:研究代表者  資金種別:科研費

  • ソフトウエアのバイナリレベル等価性検証に関する研究

    2015年

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    資金種別:寄附金

  • システムレベル合成アルゴリズムの研究

    2013年4月 - 2014年3月

    受託研究

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    担当区分:研究代表者  資金種別:その他産学連携による資金

  • システムレベル合成アルゴリズムの研究

    2012年4月 - 2013年3月

    受託研究

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    担当区分:研究代表者  資金種別:その他産学連携による資金

  • システムレベル合成アルゴリズムの研究

    2011年4月 - 2012年3月

    受託研究

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    担当区分:研究代表者  資金種別:その他産学連携による資金

  • ミニマルファブ用EDAツールの開発

    2011年

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    資金種別:寄附金

  • システムレベル合成アルゴリズムの研究

    2010年4月 - 2011年3月

    受託研究

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    担当区分:研究代表者  資金種別:その他産学連携による資金

  • システムレベル合成アルゴリズムの研究

    2009年4月 - 2010年3月

    受託研究

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    担当区分:研究代表者  資金種別:その他産学連携による資金

  • 統合的高信頼化設計のためのモデル化と検出・訂正・回復技術

    2009年 - 2012年

    科学技術振興機構 CREST ディペンダブルVLSIシステムの基盤技術

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    担当区分:研究分担者  資金種別:受託研究

  • システムレベル合成アルゴリズムの研究

    2008年4月 - 2009年3月

    受託研究

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    担当区分:研究分担者  資金種別:その他産学連携による資金

  • ディペンダブルVLSI

    2007年10月 - 2012年3月

    科学技術新興財団 

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    担当区分:研究代表者 

    VLSIシステムの高信頼性・高安全性を保証するための基盤技術の研究開発を行う。

  • 次世代システムLSI設計支援技術の研究開発

    2002年 - 2006年

    知的クラスタ創成事業

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    担当区分:研究代表者  資金種別:受託研究

  • ポストムーア時代を支える100ギガヘルツ級時空間超伝導コンピューティング

    研究課題/領域番号:19H01105 

    井上 弘士, 松永 裕介, 田中 雅光, 岩下 武史, 谷本 輝夫, 小野 貴継

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    資金種別:科研費

    本研究では,①空間計算型SFQプロセッサ技術の確立,②時間計算型SFQプロセッサ技術の確立,③100 GHz級SFQ回路を対象とする設計自動化技術の確立,④時空間超伝導コンピューティング法の確立,の4つの研究課題を設定する.これらを遂行することにより,単一磁束量子回路を用いた 100 GHz 級超高速ビット並列型プロセッサを世界に先駆けて実現する.汎用空間方向処理とレースロジック方式による時間方向処理を融合した新しい超伝導コンピューティング・アーキテクチャ技術を確立し,ポストムーア時代を支えるコンピューティング基盤へとつなげる.

    CiNii Research

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担当授業科目

  • プログラミング演習(P)

    2023年6月 - 2023年8月   夏学期

  • プログラミング演習(P)

    2023年6月 - 2023年8月   夏学期

  • プログラミング演習Ⅰ(C)

    2023年6月 - 2023年8月   夏学期

  • プログラミング演習Ⅰ(CM)

    2023年6月 - 2023年8月   夏学期

  • プログラミング演習(P)

    2023年6月 - 2023年8月   夏学期

  • プログラミング演習(P)

    2023年6月 - 2023年8月   夏学期

  • 【通年】情報理工学研究Ⅰ

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学講究

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学演習

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学研究Ⅰ

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学講究

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学演習

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学研究Ⅰ

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学講究

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学演習

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学研究Ⅰ

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学講究

    2023年4月 - 2024年3月   通年

  • 【通年】情報理工学演習

    2023年4月 - 2024年3月   通年

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 情報理工学論議Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学論述Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学読解

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 情報理工学論議Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学論述Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学読解

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 情報理工学論議Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学論述Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学読解

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 情報理工学論議Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学論述Ⅰ

    2023年4月 - 2023年9月   前期

  • 情報理工学読解

    2023年4月 - 2023年9月   前期

  • 基礎PBLⅡ

    2023年4月 - 2023年9月   前期

  • 論理回路(A)

    2023年4月 - 2023年6月   春学期

  • 論理回路(A)

    2023年4月 - 2023年6月   春学期

  • 論理回路(EE)

    2023年4月 - 2023年6月   春学期

  • 論理回路(A)

    2023年4月 - 2023年6月   春学期

  • 論理回路(A)

    2023年4月 - 2023年6月   春学期

  • システムLSI設計支援特論Ⅱ

    2022年12月 - 2023年2月   冬学期

  • CAD for System LSI II

    2022年12月 - 2023年2月   冬学期

  • システムLSI設計支援特論

    2022年10月 - 2023年3月   後期

  • CAD for System LSI

    2022年10月 - 2023年3月   後期

  • 情報理工学論議Ⅱ

    2022年10月 - 2023年3月   後期

  • 情報理工学論述Ⅱ

    2022年10月 - 2023年3月   後期

  • 情報理工学演示

    2022年10月 - 2023年3月   後期

  • システムLSI設計支援特論Ⅰ

    2022年10月 - 2022年12月   秋学期

  • CAD for System LSI I

    2022年10月 - 2022年12月   秋学期

  • プログラミング演習Ⅰ(CM)

    2022年6月 - 2022年8月   夏学期

  • プログラミング演習(P)

    2022年6月 - 2022年8月   夏学期

  • プログラミング演習Ⅰ(C)

    2022年6月 - 2022年8月   夏学期

  • 国際演示技法

    2022年4月 - 2023年3月   通年

  • Advanced Seminar in Social Information Systems Engineering

    2022年4月 - 2023年3月   通年

  • Adv Semi in Intelligent Information Systems Engineering

    2022年4月 - 2023年3月   通年

  • Advanced Research in Advanced Information Technology II

    2022年4月 - 2023年3月   通年

  • Advanced Research in Advanced Information Technology I

    2022年4月 - 2023年3月   通年

  • 社会情報システム工学特別演習

    2022年4月 - 2023年3月   通年

  • 知的情報システム工学特別演習

    2022年4月 - 2023年3月   通年

  • 情報知能工学特別講究第二

    2022年4月 - 2023年3月   通年

  • 情報知能工学特別講究第一

    2022年4月 - 2023年3月   通年

  • Advanced Research in LSI Design

    2022年4月 - 2023年3月   通年

  • 先端LSI特別講究

    2022年4月 - 2023年3月   通年

  • Advanced Project Management Technique

    2022年4月 - 2023年3月   通年

  • Exercise in Teaching

    2022年4月 - 2023年3月   通年

  • Intellectual Property Management

    2022年4月 - 2023年3月   通年

  • Scientific English Presentation

    2022年4月 - 2023年3月   通年

  • 先端プロジェクト管理技法

    2022年4月 - 2023年3月   通年

  • ティーチング演習

    2022年4月 - 2023年3月   通年

  • 知的財産技法

    2022年4月 - 2023年3月   通年

  • 情報理工学研究Ⅰ

    2022年4月 - 2023年3月   通年

  • 情報理工学講究

    2022年4月 - 2023年3月   通年

  • 情報理工学演習

    2022年4月 - 2023年3月   通年

  • 基礎PBLⅡ

    2022年4月 - 2022年9月   前期

  • 情報理工学論議Ⅰ

    2022年4月 - 2022年9月   前期

  • 情報理工学論述Ⅰ

    2022年4月 - 2022年9月   前期

  • 情報理工学読解

    2022年4月 - 2022年9月   前期

  • 論理設計演習

    2022年4月 - 2022年9月   前期

  • 論理回路(EE)

    2022年4月 - 2022年6月   春学期

  • 論理回路(A)

    2022年4月 - 2022年6月   春学期

  • システムLSI設計支援特論Ⅱ

    2021年12月 - 2022年2月   冬学期

  • CAD for System LSI II

    2021年12月 - 2022年2月   冬学期

  • システムLSI設計支援特論

    2021年10月 - 2022年3月   後期

  • 情報知能工学講究第三

    2021年10月 - 2022年3月   後期

  • 情報知能工学演習第三

    2021年10月 - 2022年3月   後期

  • CAD for System LSI

    2021年10月 - 2022年3月   後期

  • 情報理工学演示

    2021年10月 - 2022年3月   後期

  • システムLSI設計支援特論Ⅰ

    2021年10月 - 2021年12月   秋学期

  • CAD for System LSI I

    2021年10月 - 2021年12月   秋学期

  • プログラミング演習Ⅰ(C)

    2021年6月 - 2021年8月   夏学期

  • 国際演示技法

    2021年4月 - 2022年3月   通年

  • Advanced Seminar in Social Information Systems Engineering

    2021年4月 - 2022年3月   通年

  • Adv Semi in Intelligent Information Systems Engineering

    2021年4月 - 2022年3月   通年

  • Advanced Research in Advanced Information Technology II

    2021年4月 - 2022年3月   通年

  • Advanced Research in Advanced Information Technology I

    2021年4月 - 2022年3月   通年

  • 社会情報システム工学特別演習

    2021年4月 - 2022年3月   通年

  • 知的情報システム工学特別演習

    2021年4月 - 2022年3月   通年

  • 情報知能工学特別講究第二

    2021年4月 - 2022年3月   通年

  • 情報知能工学特別講究第一

    2021年4月 - 2022年3月   通年

  • Advanced Research in LSI Design

    2021年4月 - 2022年3月   通年

  • 先端LSI特別講究

    2021年4月 - 2022年3月   通年

  • Advanced Project Management Technique

    2021年4月 - 2022年3月   通年

  • Exercise in Teaching

    2021年4月 - 2022年3月   通年

  • Intellectual Property Management

    2021年4月 - 2022年3月   通年

  • Scientific English Presentation

    2021年4月 - 2022年3月   通年

  • 先端プロジェクト管理技法

    2021年4月 - 2022年3月   通年

  • ティーチング演習

    2021年4月 - 2022年3月   通年

  • 知的財産技法

    2021年4月 - 2022年3月   通年

  • 情報理工学研究Ⅰ

    2021年4月 - 2022年3月   通年

  • 情報理工学演習

    2021年4月 - 2022年3月   通年

  • 基礎PBLⅡ

    2021年4月 - 2021年9月   前期

  • [M2]情報知能工学講究第二

    2021年4月 - 2021年9月   前期

  • [M2]情報知能工学演習第二

    2021年4月 - 2021年9月   前期

  • 情報理工学読解

    2021年4月 - 2021年9月   前期

  • プログラミング演習(P)

    2021年4月 - 2021年9月   前期

  • 論理設計演習

    2021年4月 - 2021年9月   前期

  • 論理回路(A)

    2021年4月 - 2021年6月   春学期

  • システムLSI設計支援特論

    2020年10月 - 2021年3月   後期

  • CAD for System LSI

    2020年10月 - 2021年3月   後期

  • 情報知能工学講究第三

    2020年10月 - 2021年3月   後期

  • 情報知能工学講究第一

    2020年10月 - 2021年3月   後期

  • 情報知能工学演習第三

    2020年10月 - 2021年3月   後期

  • 情報知能工学演習第一

    2020年10月 - 2021年3月   後期

  • プログラミング演習Ⅰ(C)

    2020年6月 - 2020年8月   夏学期

  • 国際演示技法

    2020年4月 - 2021年3月   通年

  • Advanced Seminar in Social Information Systems Engineering

    2020年4月 - 2021年3月   通年

  • Adv Semi in Intelligent Information Systems Engineering

    2020年4月 - 2021年3月   通年

  • Advanced Research in Advanced Information Technology II

    2020年4月 - 2021年3月   通年

  • Advanced Research in Advanced Information Technology I

    2020年4月 - 2021年3月   通年

  • 社会情報システム工学特別演習

    2020年4月 - 2021年3月   通年

  • 知的情報システム工学特別演習

    2020年4月 - 2021年3月   通年

  • 情報知能工学特別講究第二

    2020年4月 - 2021年3月   通年

  • 情報知能工学特別講究第一

    2020年4月 - 2021年3月   通年

  • Advanced Research in LSI Design

    2020年4月 - 2021年3月   通年

  • 先端LSI特別講究

    2020年4月 - 2021年3月   通年

  • Advanced Project Management Technique

    2020年4月 - 2021年3月   通年

  • Exercise in Teaching

    2020年4月 - 2021年3月   通年

  • Intellectual Property Management

    2020年4月 - 2021年3月   通年

  • Scientific English Presentation

    2020年4月 - 2021年3月   通年

  • 先端プロジェクト管理技法

    2020年4月 - 2021年3月   通年

  • ティーチング演習

    2020年4月 - 2021年3月   通年

  • 知的財産技法

    2020年4月 - 2021年3月   通年

  • 基礎PBL Ⅱ

    2020年4月 - 2020年9月   前期

  • 情報知能工学講究第二

    2020年4月 - 2020年9月   前期

  • 情報知能工学演習第二

    2020年4月 - 2020年9月   前期

  • 論理設計演習

    2020年4月 - 2020年9月   前期

  • 論理回路(A)

    2020年4月 - 2020年6月   春学期

  • (IUPE)Basic PBLⅡ(Required for C katei)

    2020年4月 - 2020年6月   春学期

  • 論理回路(A)

    2020年4月 - 2020年6月   春学期

  • システムLSI設計支援特論

    2019年10月 - 2020年3月   後期

  • 情報知能工学講究第三

    2019年10月 - 2020年3月   後期

  • 情報知能工学講究第一

    2019年10月 - 2020年3月   後期

  • 情報知能工学演習第三

    2019年10月 - 2020年3月   後期

  • 情報知能工学演習第一

    2019年10月 - 2020年3月   後期

  • 情報知能工学講究第一

    2019年10月 - 2020年3月   後期

  • システムLSI設計支援特論

    2019年10月 - 2020年3月   後期

  • 情報知能工学演習第三

    2019年10月 - 2020年3月   後期

  • 情報知能工学演習第一

    2019年10月 - 2020年3月   後期

  • プログラミング演習Ⅰ(C)

    2019年6月 - 2019年8月   夏学期

  • 基礎PBLⅡ

    2019年4月 - 2019年9月   前期

  • 情報知能工学講究第二

    2019年4月 - 2019年9月   前期

  • 情報知能工学演習第二

    2019年4月 - 2019年9月   前期

  • プログラミング演習

    2019年4月 - 2019年9月   前期

  • 論理設計演習

    2019年4月 - 2019年9月   前期

  • 基礎PBLⅡ

    2019年4月 - 2019年9月   前期

  • 電気情報工学入門Ⅰ

    2019年4月 - 2019年9月   前期

  • 論理回路(A)

    2019年4月 - 2019年6月   春学期

  • システムLSI設計支援特論

    2018年10月 - 2019年3月   後期

  • 情報知能工学講究第三

    2018年10月 - 2019年3月   後期

  • 情報知能工学講究第一

    2018年10月 - 2019年3月   後期

  • 情報知能工学演習第三

    2018年10月 - 2019年3月   後期

  • 情報知能工学演習第一

    2018年10月 - 2019年3月   後期

  • プログラミング演習Ⅰ

    2018年6月 - 2018年8月   夏学期

  • 論理設計演習

    2018年4月 - 2018年9月   前期

  • 情報知能工学講究第二

    2018年4月 - 2018年9月   前期

  • 情報知能工学演習第二

    2018年4月 - 2018年9月   前期

  • プログラミング演習

    2018年4月 - 2018年9月   前期

  • 論理回路

    2018年4月 - 2018年6月   春学期

  • システムLSI設計支援特論

    2017年10月 - 2018年3月   後期

  • システムLSI設計支援特論

    2017年10月 - 2018年3月   後期

  • 情報知能工学講究第一

    2017年10月 - 2018年3月   後期

  • 情報知能工学演習第三

    2017年10月 - 2018年3月   後期

  • 情報知能工学演習第一

    2017年10月 - 2018年3月   後期

  • 情報知能工学講究第三

    2017年10月 - 2018年3月   後期

  • プログラミング演習Ⅰ

    2017年6月 - 2017年8月   夏学期

  • プログラミング演習I

    2017年6月 - 2017年8月   夏学期

  • 国際演示技法

    2017年4月 - 2018年3月   通年

  • Advanced Research in LSI Design

    2017年4月 - 2018年3月   通年

  • 先端LSI特別講究

    2017年4月 - 2018年3月   通年

  • Advanced Seminar in Social Information Systems Engineering

    2017年4月 - 2018年3月   通年

  • Adv Semi in Intelligent Information Systems Engineering

    2017年4月 - 2018年3月   通年

  • 社会情報システム工学特別演習

    2017年4月 - 2018年3月   通年

  • 知的情報システム工学特別演習

    2017年4月 - 2018年3月   通年

  • Advanced Research in Advanced Information Technology II

    2017年4月 - 2018年3月   通年

  • Advanced Research in Advanced Information Technology I

    2017年4月 - 2018年3月   通年

  • 情報知能工学特別講究第二

    2017年4月 - 2018年3月   通年

  • 情報知能工学特別講究第一

    2017年4月 - 2018年3月   通年

  • Advanced Project Management Technique

    2017年4月 - 2018年3月   通年

  • Exercise in Teaching

    2017年4月 - 2018年3月   通年

  • Intellectual Property Management

    2017年4月 - 2018年3月   通年

  • Scientific English Presentation

    2017年4月 - 2018年3月   通年

  • Overseas Internship

    2017年4月 - 2018年3月   通年

  • 先端プロジェクト管理技法

    2017年4月 - 2018年3月   通年

  • ティーチング演習

    2017年4月 - 2018年3月   通年

  • 知的財産技法

    2017年4月 - 2018年3月   通年

  • 論理設計演習

    2017年4月 - 2017年9月   前期

  • 論理設計演習

    2017年4月 - 2017年9月   前期

  • 情報知能工学演習第二

    2017年4月 - 2017年9月   前期

  • 情報知能工学講究第二

    2017年4月 - 2017年9月   前期

  • 論理回路

    2017年4月 - 2017年6月   春学期

  • 論理回路

    2017年4月 - 2017年6月   春学期

  • システムLSI設計支援特論

    2016年10月 - 2017年3月   後期

  • 論理設計演習

    2016年4月 - 2016年9月   前期

  • 論理回路

    2016年4月 - 2016年9月   前期

  • システムLSI設計支援特論

    2015年10月 - 2016年3月   後期

  • 論理設計演習

    2015年4月 - 2015年9月   前期

  • 論理回路

    2015年4月 - 2015年9月   前期

  • システムLSI設計支援特論

    2014年10月 - 2015年3月   後期

  • 論理回路

    2014年10月 - 2015年3月   後期

  • 情報科学III

    2014年4月 - 2014年9月   前期

  • 論理設計演習

    2014年4月 - 2014年9月   前期

  • システムLSI設計支援特論

    2013年10月 - 2014年3月   後期

  • 論理回路

    2013年10月 - 2014年3月   後期

  • 論理設計演習

    2013年4月 - 2013年9月   前期

  • 論理回路

    2012年10月 - 2013年3月   後期

  • システムLSI設計支援特論

    2012年10月 - 2013年3月   後期

  • 論理設計演習

    2012年4月 - 2012年9月   前期

  • 情報科学III

    2012年4月 - 2012年9月   前期

  • システムLSI設計支援特論

    2011年10月 - 2012年3月   後期

  • 論理回路

    2011年10月 - 2012年3月   後期

  • 論理設計演習

    2011年4月 - 2011年9月   前期

  • 情報科学III

    2011年4月 - 2011年9月   前期

  • 情報科学III

    2010年10月 - 2011年3月   後期

  • システムLSI設計支援特論

    2010年10月 - 2011年3月   後期

  • 論理回路

    2010年10月 - 2011年3月   後期

  • 論理設計演習

    2010年4月 - 2010年9月   前期

  • 論理回路

    2009年10月 - 2010年3月   後期

  • システムLSI設計支援特論

    2009年10月 - 2010年3月   後期

  • コンピュータアーキテクチャI

    2009年4月 - 2009年9月   前期

  • 論理設計演習

    2009年4月 - 2009年9月   前期

  • 論理回路

    2008年10月 - 2009年3月   後期

  • システムLSICAD特論

    2008年10月 - 2009年3月   後期

  • 論理設計演習

    2008年4月 - 2008年9月   前期

  • システムLSICAD特論

    2007年10月 - 2008年3月   後期

  • 論理回路

    2007年10月 - 2008年3月   後期

  • 論理設計演習

    2007年4月 - 2007年9月   前期

  • システムLSICAD特論

    2006年10月 - 2007年3月   後期

  • 論理回路

    2006年10月 - 2007年3月   後期

  • 論理設計演習

    2006年4月 - 2006年9月   前期

  • 論理回路

    2004年10月 - 2005年3月   後期

  • システムLSICAD特論

    2004年10月 - 2005年3月   後期

  • 論理設計演習

    2004年4月 - 2004年9月   前期

  • コンピュータ・アーキテクチャI

    2004年4月 - 2004年9月   前期

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FD参加状況

  • 2022年6月   役割:参加   名称:【シス情FD】電子ジャーナル等の今後について

    主催組織:部局

  • 2022年5月   役割:その他   名称:【シス情FD】若手教員による研究紹介④「量子コンピュータ・システム・アーキテクチャの研究~道具になることを目指して~」

    主催組織:部局

  • 2022年4月   役割:その他   名称:【シス情FD】第4期中期目標・中期計画等について

    主催組織:部局

  • 2021年10月   役割:参加   名称:【シス情FD】熊本高専と九大システム情報との交流・連携に向けて ー 3年半で感じた高専の実像 ー

    主催組織:部局

  • 2021年6月   役割:参加   名称:若手教員による研究紹介 及び 科研取得のポイントについて ①

    主催組織:部局

  • 2006年2月   役割:参加   名称:ファカルティデペロップメント

    主催組織:部局

  • 2005年2月   役割:参加   名称:ファカルティデペロップメント

    主催組織:部局

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他大学・他機関等の客員・兼任・非常勤講師等

  • 2015年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2015年後期

  • 2014年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2014年後期

  • 2013年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2013年後期

  • 2012年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2012年後期

  • 2011年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2011年後期

  • 2010年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2010年後期

  • 2009年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2009年後期

  • 2008年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2008年後期

  • 2007年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2007年後期

  • 2006年  九州工業大学  区分:非常勤講師  国内外の区分:国内 

    学期、曜日時限または期間:2006年後期

  • 2005年  九州工業大学  区分:集中講義  国内外の区分:国内 

    学期、曜日時限または期間:2005年11月5日

  • 2004年  広島市立大学  区分:集中講義  国内外の区分:国内 

    学期、曜日時限または期間:2002年8月9日〜8月11日

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その他教育活動及び特記事項

  • 2020年  クラス担任  学部

  • 2019年  クラス担任  学部

  • 2011年  クラス担任  学部

  • 2010年  クラス担任  学部

  • 2006年  クラス担任  学部

  • 2005年  クラス担任  学部

  • 2004年  クラス担任  学部

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学内運営に関わる各種委員・役職等

  • 2020年4月 - 2021年3月   学科 オープンキャンパス実行委員

  • 2020年1月 - 2021年3月   全学 ジャーナル検討タスクフォース

  • 2017年4月 - 現在   学科 オープンキャンパス実行委員

  • 2017年4月 - 2019年3月   研究院 中学生の科学実験教室実行委員

  • 2003年4月 - 2005年3月   研究院 図書委員

  • 2002年4月 - 現在   研究院 広報委員

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