九州大学-研究者情報 [松永裕介 (准教授) システム情報科学研究院情報知能工学部門]

VLSIの設計自動化に関する研究
キーワード：VLSI, システムLSI, 設計自動化, CAD
2001.04.

ディペンダブルVLSI
2007.10～2012.03, 科学技術新興財団
VLSIシステムの高信頼性・高安全性を保証するための基盤技術の研究開発を行う。.

主要原著論文

1.	松永裕介, 田村直之, ＬＳＩの配線問題-ＤＡシンポジウムの配線問題解法コンテスト- (3) ＳＡＴを用いた解法, 情報処理, 59, 3, 232-238, 2018.03, アルゴリズムデザインコンテスト(ADC)の問題は，マスとマスを結ぶ線を引くか引かないかという0/1の判断の結果が解となっているかを判定する問題とみなせるので，比較単純にSAT問題（充足可能性判定問題）に定式化することができる．ただし，ADCでは数十分で数十問の問題を解く必要があり，高速に解を求めるためにはいくつかの工夫が必要となっている．2014年，2015年のコンテストにおいてはSATソルバを用いたチームが最も多くの問題を解いて優勝しておりSATベースの手法の有効性が確認された．その後，2016年，2017年のコンテストにおいては問題が多層配線問題に拡張され，そのためのいくつかのヒューリスティックが提案されている．本稿では，ADCの配線問題をSATソルバを用いて効率よく解く場合に考慮すべき点や多層配線問題に対するヒューリスティックについて解説を行う．.
2.	松永裕介, An Accelerating Technique for SAT-based ATPG, IPSJ Trans. System LSI Design Methodology, http://doi.org/10.2197/ipsjtsldm.10.39, 10, 39-44, 2017.03, This paper describes an accelerating technique for SAT based ATPG (automatic test pattern generation). The main idea of the proposed algorithm is representing more than one test generation problems as one CNF formula with introducing control variables, which reduces CNF generation time. Furthermore, learnt clauses of previously solved problems are effectively shared for other problems solving, so that the SAT solving time is also reduced. Experimental results show that the proposed algorithm runs more than 3 times faster than the original SAT-based ATPG algorithm..
3.	松永裕介, Accelerating SAT-Based Boolean Matching for Heterogeneous FPGAs Using One-Hot Encoding and CEGAR Technique , IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E99-A, 7, 1374-1380, 2016.07, This paper describes two speed-up techniques for Boolean matching of LUT-based circuits. One is one-hot encoding technique for variables representing input assignments. Though it requires more variables than existing binary encoding technique, almost all added clauses using one-hot encoding are binary clauses, which are suitable for efficient Boolean constraint propagation. The other is CEGAR (counter example guided abstraction refinement) technique which reduces the CPU time significantly. With both techniques, we can solve Boolean matching problem with 9 input function in 20 milliseconds on average, which is faster than the existing algorithms more than one order of magnitude. .
4.	松永裕介, A test pattern compaction method using SAT-based fault grouping, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E99-A, 12, 2302-2309, 2015.12, This paper presents a test pattern compaction algorithm applicable for large scale circuits. The proposed methods formalizes the test pattern compaction problem as a problem finding minimum set of compatible fault groups. Also, an efficient algorithm checking compatibility of fault group is proposed. The experimental results show that the proposed algorithm achieves similar or better results against a couple of existing methods, especially for middle circuits. .
5.	松永裕介, Synthesis Algorithm for Parallel Index Generator, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E97, 12, 2451-2458, 2014.12, The index generation function is a multi-valued logic function which checks if the given input vector is a registered or not, and returns its index value if the vector is registered. If the latency of the operation is critical, dedicated hardware is used for implementing the index generation functions. This paper proposes a method implementing the index generation functions using parallel index generator. A novel and efficient algorithm called ‘conflict free partitioning’ is proposed to synthesize parallel index generators. Experimental results show the proposed method outperforms other existing methods. Also, A novel architecture of index generator which is suitable for parallelized implementation is introduced. A new architecture has advantages in the sense of both area and delay..
6.	Taeko Matsunaga, Shinji Kimura, 松永裕介, An Exact Approach for GPC-Based Compressor Tree Synthesis, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E96, 12, 2553-2560, 2013.12, Multi-operand adders that calculate the summation of more than two operands usually consist of compressor trees, which reduce the number of operands to two without any carry propagation, and carry-propagate adders for the two operands in the ASIC implementation. Compressor trees that consist of full adders and half adders cannot be implemented efficiently on LUT-based FPGAs, and carry-chains or dedicated structures have been utilized to produce multi-operand adders on FPGAs. Recent studies indicate that compressor trees can be implemented efficiently on LUTs using Generalized Parallel Counters (GPCs) as the building blocks of compressor trees. This paper addresses the problem of synthesizing compressor trees based on GPCs. Based on the observation that characteristics such as the area, power, and delay correlate roughly to the total number and the maximum level of GPCs, the target problem can be regarded as a minimization problem for the total number of GPCs and the maximum levels of the GPCs, for which an ILP-based approach is proposed. The key point of our formulation is not to model the problem based on the structures of compressor trees like the existing approach, but instead the compression process itself is used to reduce the number of variables and constraints in the ILP formulation. The experimental results demonstrate the advantage of our formulation in terms of the quality and runtime..
7.	髙田大河, Yoshimura Masayoshi, 松永裕介, Efficient Fault Simulation Algorithms for Analyzing Soft Error Propagation in Sequential Circuits, IPSJ Trans. System LSI Design Methodology, http://dx.doi.org/10.2197/ipsjtsldm.6.127, 6, 127-134, 2013.08, This paper presents two acceleration techniques of fault simulation for analyzing soft error propagation in sequential circuits. One is an exact technique and the other is a heuristic technique. Since these techniques are independent on how the logic functions of circuits are evaluated, they can be combined with other techniques which accelerate evaluations of the logic functions of circuits, such as event-driven simulation, single pattern parallel fault propagation (SPPFP). Experimental results show that applying the exact technique makes a fault simulator with event-driven simulation and SPPFP 30-143 times faster. A fault simulator with the exact technique finished for several large-scale circuits in 4.6 hours or less, while a fault simulator without the exact technique could not finish for such circuits in 72 hours. Furthermore, applying the heuristic technique makes a fault simulator with the exact technique about 7-17 times faster with only 0.5-2.2% estimation error..
8.	Masayoshi Yoshimura, Yusuke Akamine and Yusuke Matsunaga, An Exact Estimation Algorithm of Error Propagation Probability for Sequential Circuits, IPSJ Trans. System LSI Design Methodology, 10.2197/ipsjtsldm.5.63, 5, 63-70, 2012.02.
9.	Taiga Takata and Yusuke Matsunaga, "A Robust Algorithm for Pessimistic Analysis of Logic Masking Effects in Combinational Circuits, IPSJ Trans. System LSI Design Methodology, 10.2197/ipsjtsldm.5.55, 5, 55-62, 2012.02.
10.	Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga,, "Multi-Operand Adder Synthesis Targeting FPGAs, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 10.1587/transfun.E94.A.2579, E94, 12, 2011.12.
11.	Taiga Takata, Yusuke Matsunaga, Efficient Cut Enumeration Heuristics for Depth-Optimum Technology Mapping for LUT-Based FPGAs, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 96, 12, 3268-3275, 2009.12.
12.	Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga, Framework for Parallel Prefix Adder Synthesis Considering Switching Activities, IPSJ Transactions on System LSI Design Methodology, Vol. 2, pp.212-221, 2009.09.
13.	Taiga Takata and Yusuke Matsunaga, Area Recovery under Depth Constraint for Technology Mapping for LUT-based FPGAs, IPSJ Transactions on System LSI Design Methodology, Vol. 2, pp.200-211, 2009.09.
14.	Sho Kodama and Yusuke Matsunaga, Binding Refinement for Multiplexer Reduction, IPSJ Transaction on System LSI Design Methodology, 2009.02.
15.	Tsuyoshi Sadakata and Yusuke Matsunaga, A Behavioral Synthesis Method with Special Functional Units, IEICE Trans. on Fundamentals, Vol. E91-A, No. 4, pp. 1084-1091, 2008.04.
16.	Taeko Matsunaga and Yusuke Matsunaga, Timing-Constrained Area Minimization Algorithm for Parallel Prefix Adders, IEICE Trans. on Fundamentals, Vol. E90-A, No. 12, pp.2770-2777, 2007.12.
17.	Tsuyoshi Sadakata and Yusuke Matsunaga, A Simultaneous Module Selection, Scheduling, and Allocation Method Considering Operation Chaining with Multi-Functional Units, IEICE Trans. on Fundamentals, Vol. E90-A, No. 4, pp.729-799, 2007.04.
18.	松永　裕介, 関数分解に基づくLUT型FPGA用ブーリアンマッチングアルゴリズムについて, 情報処理学会論文誌, Vol. 45, No. 5, pp. 1300-1310, 2004.05.
19.	Yusuke Matsunaga, An Efficient Algorithm Finding Simple Disjoint Decompositions Using BDDs, IEICE Trans. on Fund., E85A, 12, 2715-2724, E85-A, No. 12, pp. 2715-2724, 2002.12.

主要学会発表等

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1.	松永裕介, RTL記述生成器 RTL-gen の提案, 情報処理学会DAシンポジウム2022, 2022.08, ディジタルハードウェアを効率よく設計するために， RTL記述を生成するプログラムを用いた手法の提案を行う．また，そのための Python モジュール RTL-gen の紹介を行う． .
2.	松永裕介, アフィン変換を用いた論理暗号化手法の評価, 電子情報通信学会VLD研究会, 2020.03, 本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法として提案したアフィン変換に基づく手法の一実装例として単純なアフィン変換を取り上げる．これは対象となる出力に関する部分回路を複製して他の回路と分離した上で外部入力部分にアフィン変換を施すもので，アフィン変換部分以外まったく新たな回路を設計する必要がない．このような単純な方法であるにも関わらずSAT攻撃に耐性があることがわかった．暗号化を施す対象の部分回路の選択方法に関していくつかの方法を提案し，評価実験を行った． .
3.	松永裕介, アフィン変換を用いた論理暗号化手法について, 電子情報通信学会VLD研究会, 2020.01, 本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法としてアフィン変換を用いた手法の提案を行う．現在のところ最も堅固と考えられる暗号化手法であるSFLL(stripped funcitionality logic locking)に比べて回路を変更する自由度が高く付加回路のオーバーヘッドも少ない特長を持つ． .
4.	松永裕介, 誤り修正論理合成を用いた論理暗号化手法について, 情報処理学会DAシンポジウム2019, 2019.08, 本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法およびそれに対する攻撃手法について概観した上で，現在のところ最も強力な攻撃手法と考えられている SAT攻撃アルゴリズムに耐性を持つ論理暗号化手法であるTTLockの紹介を行う． TTLockの暗号化を実現する上での論理合成における課題を提示したうえで，誤り修正手法に基づく論理暗号化手法について考察する．.
5.	松永裕介, 誤り修正論理合成を用いた論理暗号化手法について, FTC研究会, 2019.07, 本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法およびそれに対する攻撃手法について概観した上で，現在のところ最も強力な攻撃手法と考えられている SAT攻撃アルゴリズムに耐性を持つ論理暗号化手法であるTTLockの紹介を行う． TTLockの暗号化を実現する上での論理合成における課題を提示したうえで，誤り修正手法に基づく論理暗号化手法について考察する．.
6.	Yusuke Matsunaga, Masayoshi Yoshimura, An efficient SAT-attack algorithm against logic encryption, IOLTS2019, 2019.07, This paper presents a novel efficient SAT-attack algorithm for logic encryption. The existing SAT-attack algorithm can decrypt almost all encrypted circuits proposed so far, however, there are cases that it takes a huge amount of CPU time. This is because the number of clauses being added during the decryption increases drastically in that case. To overcome that problem, a novel algorithm is developed, which considers the equivalence of clauses to be added. Experiments show that the proposed algorithm is much faster than the existing algorithm. .
7.	松永裕介, 論理暗号化に対する効率的なSAT攻撃アルゴリズムの評価, 電子情報通信学会VLD研究会, 2019.03, 本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法に対する攻撃手法であるSAT攻撃の効率的なアルゴリズムの評価結果について報告する．既存のSAT攻撃アルゴリズムと，追加する節の元となっている論理回路の等価性を調べることで重複した節の追加を行わない改良版のSAT攻撃アルゴリズムをベンチマーク回路に適用して計算時間などの評価を行った．ほとんどの例で生成される変数や節の数，計算時間などが削減されており，提案手法の有効性を明らかにしている．.
8.	松永裕介, 論理暗号化に対するSAT攻撃の効率的なアルゴリズムについて, 電子情報通信学会VLD研究会, 2018.12, 本稿では論理IPの剽窃や盗用を防ぐための論理暗号化手法に対する攻撃手法であるSAT攻撃の効率的なアルゴリズムについて述べる．既存のSAT攻撃アルゴリズムは従来の暗号化手法のほとんどを解読することが可能であるが，多大な計算時間を要する場合もある．これはSAT問題を繰り返し解いていく際に追加される節の数が膨大になっていることに起因する．そこで，追加する節の元となっている論理回路の等価性を調べることで重複した節の追加を行わない改良版のSAT攻撃アルゴリズムを開発した．実験結果によればほとんどの例題に対してより短い時間で処理を行っており，最大で35倍の高速化を達成している．.
9.	松永裕介, テストセット最小化問題の両立集合被覆問題への定式化とその解法, 情報処理学会DAシンポジウム, 2018.08, 本稿ではLSIの製造故障に対するテストパタン集合の最小化問題に対する新しい定式化を示す．通常，一つのテストパタンは複数の故障を検出することができる．この特徴を考慮するとテストパタン集合の最小化問題は集合被覆問題と考えることができる．一方，不定値('X')を含む複数のテストパタンは同じビット位置に相反する値を持たない限りマージして一つのテストパタンにまとめることが可能である．この特徴を考慮するとテストパタンの最小化問題はグラフ彩色問題とみなすことができる．実際には，この2つの特徴を同時に考慮する必要があるため既存の組み合わせ最適化問題として定式化することは難しい．そこで両立集合被覆問題と名付けた新たな組み合わせ最適化問題を定義する．また，この問題に対するヒューリスティック解法を提案する．.
10.	松永裕介, 論理合成の誤り修正手法を用いた論理暗号化手法の評価, 電子情報通信学会VLD研究会, 2018.03.
11.	松永裕介, SATソルバを用いた低消費電力向けテストパタン圧縮手法について, 電子情報通信学会VLD研究会, 2017.11, 本稿ではSATソルバを用いた低消費電力向けテストパタン圧縮手法の提案を行う．基本となるアイデアは，元の制約式に複数の変数のXORで構成された制約式を追加することで SAT問題のサンプリングを行う手法を用いて候補となるパタンを生成し，そのなかから与えられた信号遷移回数の制約を満たしつつ要素数が少なくなるテストパタン集合を最小集合被覆問題を解くことで得るというものである．実験結果より，サンプリングの数を増やすことでより要素数の少ないテストパタン集合が得られることが確認されている．提案するヒューリスティックの有効性およびロバスト性を示している． .
12.	松永裕介, ＸＯＲ制約を用いたＳＡＴ問題のサンプリングとテストパタン生成への応用, 情報処理学会DAシンポジウム, 2017.09.
13.	松永裕介, 信号遷移回数を考慮したテストパタン生成のためのＳＡＴ問題のサンプリング手法について, 電子情報通信学会VLD研究会, 2017.06, 本稿では信号遷移回数を考慮した遷移故障向けテストパタンを生成する SATソルバを用いた手法について考察を行う．通常のSATソルバを用いた手法では故障を検出する論理的な制約を満たすテストパタンが唯一得られるだけで信号遷移回数のコントロールを行うことはできない．そこで，テストパタン生成問題を表すCNF式にランダムに生成した式を追加することで元の問題に対するランダムサンプリングを行う手法を用いてテストパタンのランダムサンプリングを行うアルゴリズムを提案する．生成された複数のパタンの中から信号遷移回数や消費電力などの尺度で優れたパタンを選択することで従来不可能であったSATソルバを用いたテストパタン生成において解の質をコントロールすることが可能となっている． .
14.	松永裕介, SATソルバを用いた信号遷移回数を考慮した遷移故障向けテストパタン生成手法について, 電子情報通信学会VLD研究会, 2016.11, 本稿では信号遷移回数を考慮した遷移故障向けテストパタンを生成する SATソルバを用いた手法について考察を行う．通常のSATソルバを用いた手法では故障を検出する論理的な制約を満たすテストパタンが唯一得られるだけで信号遷移回数のコントロールを行うことはできない．そこで，SATを用いたテストパタン生成アルゴリズムに修正を行って，故障検出を行うパタンの集合を積和形論理式の形で出力し，そこからランダムサンプリングを行い，そのなかから信号遷移回数の少ないパタンを選択する手法を提案する． .
15.	松永裕介, モンテカルロ木探索法を用いたテクノロジマッピングアルゴリズムについて, 情報処理学会DAシンポジウム, 2016.09, 本稿ではモンテカルロ木探索をLUT型FPGA向けテクノロジマッピングに応用したアルゴリズムについて述べる．テクノロジマッピング問題が複雑になる原因はファンアウト部分の取り扱いにある．そこで，予め回路のどの部分がファンアウト境界になるかを決めた上で既存のテクノロジマッピングのアルゴリズムであるDAG Coveringアルゴリズムを適用することで解空間を区切って探索する方法を考案した．このアルゴリズムとモンテカルロ木探索を組み合わせたテクノロジマッピングアルゴリズムの紹介を行う． .
16.	松永裕介, 信号遷移回数を考慮したランダムテストパタン生成法について, 電子情報通信学会VLD研究会, 2016.06, 本稿ではランダムパタンを用いて遷移故障向けのテストパタン生成をする際に，信号遷移回数を考慮する手法について提案する．具体的には各々のパタンを印加した時の信号遷移回数に基づいた確率分布を持つマルコフ連鎖モデルを構築し，そのマルコフモデル上でランダムサンプリングを行うことで信号遷移回数を考慮したランダムパタンの生成を行うものである．ベンチマークを用いた実験の結果，提案手法で生成されたパタンは検出する故障数では信号遷移回数に制限を設けない単純な手法の結果とほぼ同等の結果を得られることがわかった．ただしパタン数は多くなる傾向にある． .
17.	松永裕介, モンテカルロ木探索のCAD問題への応用について, 電子情報通信学会VLD研究会, 2015.12, [URL].
18.	松永裕介, ナンバーリンク問題に対する命題論理式のエンコーディング法に評価について, 電子情報通信学会VLD研究会, 2015.12.
19.	松永裕介, SATソルバによる両立故障集合検査を用いたテストパタン圧縮手法について, 情報処理学会DAシンポジウム, 2015.08.
20.	松永裕介, 大規模回路向けテストパタン集合最小化手法の高速化について, 電子情報通信学会VLD研究会, 2015.06, [URL], 本稿では大規模回路に適用可能なテストパタン集合最小化手法の高速化技術について述べる．具体的には，故障もしくは故障集合の検出条件に対する，十分割り当てと必要割り当てという概念を提案し，それらを用いて，故障間の支配関係や両立関係の検査を効率よく行うアルゴリズムを提案している．ベンチマーク回路を用いた評価実験の結果，同様の処理を行う既存手法に比べて同等の解をはるかに高速に求めることに成功している．特に大規模な回路に対して高速化の効果が大きい． .
21.	松永裕介, 大規模回路向け最小テストパタン生成手法について, 電子情報通信学会VLD研究会, 2015.05, [URL].
22.	Yusuke Matsunaga, Accelerating SAT-based Boolean matching for heterogeneous FPGAs using one-hot encoding and CEGAR technique, 2015 20th Asia and South Pacific Design Automation Conference, ASP-DAC 2015, 2015.03, [URL], This paper describes two speed-up techniques for Boolean matching of LUT-based circuits. One is one-hot encoding technique for variables representing input assignments. Though it requires more variables than existing binary encoding technique, almost all added clauses using one-hot encoding are binary clauses, which are suitable for efficient Boolean constraint propagation. The other is CEGAR (counter example guided abstraction refinement) technique which reduces the CPU time significantly. With both techniques, we can solve Boolean matching problem with 9 input function in 20 milliseconds on average, which is faster than the existing algorithms more than one order of magnitude..
23.	松永裕介, インデックス生成合成のためのベクトル対集合の非明示的列挙手法について, 電子情報通信学会VLD研究会, 2014.11, [URL], 本稿では並列インデックス生成器を合成する際に必要となるベクタ集合の分割を効率よく表現する手法について述べる．具体的には，分割により区別されるベクタ対の集合を2 分決定グラフを用いて非明示的に列挙し，分割に関する演算を2 分決定グラフを用いた論理演算で実現するものである．.
24.	松永裕介, 並列インデックス生成器のための線形変換回路合成手法, 電子情報通信学会VLD研究会, 2014.10, [URL], 本稿では並列インデックス生成器を用いた実現を対象にした入力変換回路の合成手法について提案を行う．実験の結果，提案した合成手法で生成した変換回路を並列インデックス生成器の入力として用いることで，均一に分布していない例に対しても下限に近いサイズのメモリ量でインデックス生成器を構成できることが示されている．.
25.	松永裕介, CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法, 電子情報通信学会VLD研究会, 2014.07, [URL], 本稿では複数のLUT からなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる．従来の手法ではナイーブな段階的探索を用いていたのに対して，本稿で提案する改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化) と呼ばれる手法を用いてさらなる高速化を達成している．.
26.	松永裕介, Synthesis Algorithm of Parallel Index Generation Units, Design, Automation & Test in Europe （DATE-2014), 2014.03, The index generation function is a multi-valued logic function which checks if the given input vector is a registered or not, and returns its index value if the vector is registered. If the latency of the operation is critical, dedicated hardware is used for implementing the index generation functions. This paper proposes a new method implementing the index generation functions. This method requires only one memory access while the existing method requires twice. The proposed method also has an advantage for total memory size against to the existing method..
27.	松永裕介, LUT回路のブーリアンマッチング手法について, 電子情報通信学会VLD研究会, 2014.01, [URL], 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる．高速化手法は2つある．1つは入力順序の割り当てをone-hot符号化された変数を用いて表す手法であり，従来の2進符号化に比べると必要となる変数の数は増えるが，ほとんどの制約が2項節の形で与えられるため， SATソルバにおいて効率的な値の伝搬が行える．もう1つは段階的探索手法で，マッチングが失敗する例において，部分的な制約式のみを評価することで早めに充足不能と判定を行い，無駄な探索を省いている．充足可能となる場合でも以前の評価の結果得られた学習節が後の評価の際にも用いられるのでオーバーヘッドは少ない． .
28.	松永裕介, 並列インデックス生成器の合成アルゴリズムについて, 電子情報通信学会VLD研究会, 2013.11, [URL], インデックス生成関数とは，与えられた入力ベクタが既に登録されたものであるかを調べ，もし登録されていた場合にはそのインデックス番号を返すたち論理関数である．本稿では複数のインデックス生成器を並列に構成してインデックス生成関数を実現する場合の合成アルゴリズムについて述べる．具体的には，``コンフリクトフリー分割''と呼ばれる新規の効果的なアルゴリズムを提案している．実験結果によれば既存手法に比べて約半分程度のメモリ容量でインデックス生成関数を実現できている． .
29.	松永裕介, 完全ハッシュ関数のハードウェア向け実装について, 情報処理学会DAシンポジウム, 2013.08, 与えられたデータの集合に対して重複しないインデックスを返す関数を完全ハッシュ関数と呼ぶ．本稿では，ハードウェアの実装に適した完全ハッシュ関数の構成法について述べる． .
30.	松永裕介, 面積および遅延を削減したインデックス生成関数の構成法について, 電子情報通信学会VLSI設計技術研究会, 2013.07, インデックス生成関数とは，与えられた入力ベクタが既に登録されたものであるかを調べ，もしも登録されていた場合にはそのインデックス番号を返す多値論理関数である．インデックス生成関数の応答時間が重要な場合には，専用のハードウェアを用いた実現方法が用いられる．本稿では，従来手法では連続した2回のメモリアクセスを必要としてのに対して，1回のメモリアクセスで結果を出力するインデックス生成関数の実現方法について述べる．本手法は総メモリ量の面においても従来手法よりも効率的である． .
31.	松永裕介, An Efficient Implementation of The Index Generation Functions, International Workshop on Logic and Synthesis (IWLS2013), 2013.06, The index generation function is a multi-valued logic function which checks if the given input vector is a registered or not, and returns its index value if the vector is registered. If the latency of the operation is critical, dedicated hardware is used for implementing the index generation functions. This paper proposes a new method implementing the index generation functions. This method requires only one memory access while the existing method requires twice. The proposed method also has an advantage for total memory size against to the existing method. .
32.	松永裕介, SATソルバを用いたテスト生成の高速化手法について, 電子情報通信学会ディペンダブルコンピューティング研究会, 2013.02, SATソルバを用いてテスト生成を行なう場合，単純な方法では1つの故障に対するテスト生成問題を1つの充足可能性判定問題として表してSATソルバを起動する．本稿では複数の故障に対するテスト生成問題をいくつかの制御変数を付加した1つの充足可能性判定問題として表すことで，テスト生成全体にかかる計算時間の短縮を行なう手法について述べる．いくつかの工夫を行なうことで，数倍から10倍程度の高速化を達成している． .
33.	松永裕介, DAGパタンを効率よく共有するためのデータ構造の提案, 情報処理学会システムLSI設計技術研究会（デザインガイア）, 2012.11, 論理合成処理のテクノロジマッピングやローカルリライティングではサイズの小さな多数のパタンを用いている．メモリの使用を効率化するために，複数のパタン中の同形の部分グラフを共有しているが，それでも多くのメモリ領域を必要とする場合が多い．そこで，本稿では枝に入力変数の反転と置換を行なうNP変換の属性を付加することでより多くの部分グラフ共有可能とするデータ構造について提案を行なう．.
34.	松永裕介, 効率的な間接含意の計算アルゴリズムについて, 電子情報通信学会VLSI設計技術研究会, 2012.07, 本稿では，論理回路の2つの信号線間に成り立つ含意関係のうち，直接的な操作では求めることのできない間接含意を効率よく求めるアルゴリズムについて述べる．本アルゴリズムは個々の信号線の値を0または1に決定する原因となる値の割り当てリストを推移的に計算することによって高速に多くの間接含意を求めるものである．また，比較のためにSAT(充足可能性判定問題)ソルバを用いて全ての間接含意を列挙する実験を行い，提案アルゴリズムの効率性と効果を確認した． .
35.	髙田大河, Yoshimura Masayoshi, Yusuke Matsunaga, An Efficient Fault Simulation Algorithm for Analyzing Incorrect State Transitions induced by Soft Errors in Sequential Circuits, International Workshop on Logic and Synthesis (IWLS2012), 2012.06.
36.	Taiga Takata and Yusuke Matsunaga, A Quantitative Analysis of Soft Error Propagation in Sequential Circuits, 8th Workshop on Silicon Errors in Logic - System Effects (SELSE8), 2012.03.
37.	髙田大河, Yusuke Matsunaga, A Quantitative Analysis of Soft Error Propagation in Sequential Circuits, (th Workshop on Silicon Errors in Logic - System Effects (SELESE8), 2012.03.
38.	高田大河、松永裕介, 順序回路におけるソフトエラーの論理マスク効果の効果的な解析手法について, VLSI設計技術研究会, 2012.03.
39.	松永裕介, 論理合成・検証の研究開発用インフラストラクチャYmtoolsの開発, VLSI設計技術研究会, 2011.11.
40.	Masayoshi Yoshimura, Yusuke Akamine and Yusuke Matsunaga, A Soft Error Tolerance Estimation Method for Sequential Circuits, EEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems 2011 (DFT 2011), 2011.10.
41.	綾部秀紀, 吉村正義, 松永裕介 , 組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価 , VLSI設計技術研究会, 2011.09.
42.	Taiga Takata and Yusuke Matsunaga, A Robust CODC-based Heuristic to Extract Observability Don't Care Set, 20th International Workshop on Logic and Synthesis 2011 (IWLS 2011), 2011.08.
43.	Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga, Synthesis of GPC-based Compressor Trees Targeting Delay and Power Aware Implementation on FPGAs, 20th International Workshop on Logic and Synthesis 2011 (IWLS 2011), 2011.08.
44.	Taeko Matsunaga, Shinji Kimura and Yusuke Matsunaga, Power and Delay Aware Synthesis of Multi-Operand Adders Targeting LUT-based FPGAs, International Symposium on Low Power Electronics and Design 2011 (ISLPED 2011), 2011.08.
45.	Shusuke Yoshimoto, Takuro Amashita, Daisuke Kozuwa, Taiga Takata, Masayoshi Yoshimura, Yusuke Matsunaga, Hiroto Yasuura, Hiroshi Kawaguchi and Masahiko Yoshimoto , Multiple-Bit-Upset and Single-Bit-Upset Resilient 8T SRAM Bitcell Layout with Divided Wordline Structure , 17th IEEE International On-Line Testing Symposium 2011 (IOLTS 2011), 2011.07.
46.	Taiga Takata and Yusuke Matsunaga, A Robust Algorithm for Pessimistic Analysis of Logic Masking Effects in Combinational Circuits, 17th IEEE International On-Line Testing Symposium 2011 (IOLTS 2011), 2011.07.
47.	Yusuke Matsunaga, An EDA tool chain for soft-error tolerant VLSI design, VLSI Test Symposium (VTS2011), 2011.05.
48.	城林　直樹、赤峰　悠介、吉村　正義、松永　裕介, 順序回路のソフトエラー耐性評価における高精度な近似手法, 電子情報通信学会VLD研究会, 2010.05.
49.	長谷川　創、赤峰　悠介、吉村　正義、松永　裕介, 有限状態機械の分割に基づく定常状態確率の近似計算手法, 電子情報通信学会VLD研究会, 2010.05.
50.	松永　裕介, 高位合成における種々の最適化手法について, 第23回　回路とシステム軽井沢ワークショップ, 2010.04.
51.	赤峰　悠介、吉村　正義、松永　裕介, 順序回路のソフトエラー耐性評価手法の状態数削減による高速化, 電子情報通信学会VLD研究会, 2010.03.
52.	高田　大河、松永　裕介, フレックスマージ：LUT削減を目的としたLUT型FPGA向け論理最適化手法, 電子情報通信学会VLD研究会（デザインガイア）, 2009.12.
53.	赤峰　悠介、吉村　正義、松永　裕介, 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価, 電子情報通信学会VLD研究会（デザインガイア）, 2009.12.
54.	松永多苗子, 木村晋二, 松永裕介, FPGAを対象としたマルチオペランド加算器合成手法, 情報処理学会DAシンポジウム, 2009.09.
55.	松永　裕介、赤峰　悠介, 順序回路のソフトエラー率解析手法の非明示的列挙による高速化について , 電子情報通信学会VLD研究会, 2009.09.
56.	赤峰悠介, 吉村正義, 松永裕介, マルコフモデルを用いた順序回路のソフトエラー耐性評価手法, 情報処理学会DAシンポジウム, 2009.08.
57.	Taiga Takata and Yusuke Matsunaga, A Power-aware Post-processing under depth constraint for LUT-based FPGA Technology Mapping, International Workshop on Logic and Synthesis 2009, 2009.08.
58.	Taeko Matsunaga, Shinji Kimura, and Yusuke Matsunaga, Multi-Operand Adder Synthesis on FPGAs using Generalized Parallel Counters, International Workshop on Logic and Synthesis 2009, 2009.07.
59.	Taiga Takata and Yusuke Matsunaga, An efficient cut enumeration for depth-optimum technology mapping for LUT-based FPGAs, ACM Great Lakes Symposium on VLSI, 2009.05.
60.	原田　翔次、赤峰　悠介、吉村　正義、松永　裕介, SER評価のための論理回路におけるパルスの伝搬解析, 電子情報通信学会DC研究会, 2009.04.
61.	平田　元春、吉村　正義、松永　裕介、安浦　寛人, 算術演算器を含む回路に対する高速なソフトエラー率評価手法, 電子情報通信学会DC研究会, 2009.04.
62.	小津和　大昌、吉村　正義、松永　裕介, セルベース設計に適したSER評価の為のパルス発生確率解析手法, 電子情報通信学会DC研究会, 2009.04.
63.	松永裕介、安浦寛人、馬場謙介、吉村正義、佐藤寿倫、杉原真, ディペンダブルVLSI設計技術への挑戦, 電子情報通信学会全国大会, 2009.03.
64.	小玉翔、松永裕介, イニシエーション・インターバルとアロケーションの制約下における総面積最小を目的としたパイプライン・スケジューリング手法, 電子情報通信学会VLD研究会, 2009.03.
65.	高田大河、松永裕介, FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法, 情報処理学会SLDM研究会, 2009.01.
66.	Taeko Matsunaga, Sinji Kimura, and Yusuke Matsunaga, Synthesis of parallel prefix adders considering switching activities, International Conference on Computer Design, 2008.10.
67.	松永裕介, 組み合わせ論理回路におけるソフトエラーの論理マスク効果の正確な見積もり手法について, 情報処理学会SLDM研究会, 2008.10.
68.	松永多苗子、木村晋二、松永裕介, FPGAを対象とした部分積加算回路の合成について, 情報処理学会SLDM研究会, 2008.10.
69.	赤峰悠介、松永裕介, 組み合わせ回路のおけるソフトエラー伝播率計算手法の評価, 電気関連学会九州支部大会, 2008.09.
70.	高田大河、松永裕介, 深さ最小かつLUTの信号遷移確率の総和最小なLUT型FPGA向けテクノロジマッピング, 情報処理学会DA シンポジウム, 2008.08.
71.	小玉翔、松永裕介, マルチプレクサの削減を目的としたバインディング改善手法, 電子情報通信学会VLD研究会, 2008.05.
72.	松永多苗子、木村晋二、松永裕介, スイッチング確率を考慮した prefix graph 合成手法の改良について, 電子情報通信学会VLD研究会, 2008.05.
73.	Tsuyoshi Sadakata and Yusuke Matsunaga, An Efficient Performance Improvement Method Utilizing Specialized Functional Units in behavioral Synthesis, 13th Asia and South Pacific Design Automation Conference, 2008.01.
74.	Taiga Takata and Yusuke Matsunaga, Area Recovery under Depth Constraint by Cut Substitution for Technology Mapping for LUT-based FPGAs, 13th Asia and South Pacific Design Automation Conference, 2008.01.
75.	Taeko Matsunaga, Shinji Kimura, and Yusuke Matsunaga, Power-Conscious Synthesis of Parallel Prefix Adders under Bitwise Timing Constraints, The 14th Workshop on Synthesis and System Integration of Mixed Information technologies, 2007.10.
76.	Tsuyoshi Sadakata and Yusuke Matsunaga, Performance Improvement Methods Utilizing Complex Functional Units in Behavioral Synthesis, 2007 IFIP International Conference on Very Large Scale Integration, 2007.10.
77.	Taeko Matsunaga and Yusuke Matsunaga, Timing-constrained Area Minimization Algorithm for Parallel Prefix Adders, International Workshop on Logic and Synthesis , 2007.05.
78.	Taeko Matsunaga and Yusuke Matsunaga, Area Minimization Algorithm for Parallel Prefix Adders under Bitwise Delay Constraints, ACM Great Lakes Symposium on VLSI, 2007.03.
79.	Yusuke Matsunaga, An Exact and Efficient Algorithms for Disjunctive Decomposition, Synthesis And System Integration of Mixed Technologies (SASIMI'98), 1998.10.

所属学会名

ACM

IEEE

情報処理学会

電子情報通信学会

学協会役員等への就任

2019.06～2022.05, 電子情報通信学会基礎境界ソサイエティ, 副会長.

2018.06～2019.05, 電子情報通信学会システムと信号処理サブソサイエティ, 会長.

2018.06～2019.05, 電子情報通信学会システムと信号処理サブソサイエティ, 副会長.

2016.05～2021.05, 電子情報通信学会VLD研究専門委員会, 専門委員.

2016.01～2017.12, IEEE CAS society Fukuoka Chapter, Chapter Chair.

2015.05～2016.05, 電子情報通信学会VLD研究専門委員会, 専門委員会委員長.

2014.05～2015.05, 電子情報通信学会VLD研究専門委員会, 専門委員会副委員長.

2009.05～2012.05, 電子情報通信学会小中高生科学教室, 委員.

2010.05～2012.05, 電子情報通信学会代議員会, 代議員.

2009.05～2011.04, 電子情報通信学会九州支部, 幹事.

2004.06, Design Automation Conference Executive Committee.

2001.04, 情報処理学会SLDM研究会, 運営委員.

2004.05, 電子情報通信学会VLD研究専門委員会, 幹事.

学会大会・会議・シンポジウム等における役割

2017.03.23～2017.03.25, 電子情報学会２０１７年総合大会・依頼シンポジウム「組み合わせ最適化問題の発見的手法とそのＶＬＳＩＣＡＤへの応用」, 座長（Chairmanship）.

2010.11.23, IEEE TENCON2010, 座長（Chairmanship）.

2007.10, SASIMI2007, 座長（Chairmanship）.

2004.07, DA シンポジウム, 座長（Chairmanship）.

2003.11, ICCAD, 座長（Chairmanship）.

2004.05, 電子情報通信学会VLD研究会, 座長（Chairmanship）.

2009.09.28～2009.09.29, 電気関連学会九州支部大会, 幹事.

2008.06, Design Automation Conference, Asia South-Pacific Representative.

2007.06, Design Automation Conference, Asia South-Pacific Representative.

2007.01, Asia South Pacific Design Automation Conference, Techinical Program Chair.

2006.07, Design Automation Conference, Asia South-Pacific Representative.

2006.04, 回路とシステム軽井沢ワークショップ, 実行委員会委員長.

2005.04, 回路とシステム軽井沢ワークショップ, 実行委員会副委員長.

2005.06, Design Automation Conference, Asia South-Pacific Representative.

2003.01, Asia South Pacific Design Automation Conference, Promotion Chair.

2003.07, DA シンポジウム, 幹事.

2004.10, SASIMI2004, Technical Program Committee topic chair.

学会誌・雑誌・著書の編集への参加状況

2009.05～2011.04, 電子情報通信学会誌, 国内, 編集委員.

2005.04～2009.03, 電子情報通信学会和文論文誌, 国内, 編集委員.

2006.06～2007.03, 電子情報通信学会英文論文誌「回路とシステム軽井沢ワークショップ」特集, 国内, 編集委員長.

2007.03～2007.12, 電子情報通信学会英文論文誌「VLSI設計とCADアルゴリズム」特集, 国内, 編集委員長.

2004.03～2004.12, 電子情報通信学会英文論文誌「VLSI設計とCADアルゴリズム」特集, 国内, 編集委員.

学術論文等の審査

年度	外国語雑誌査読論文数	日本語雑誌査読論文数	国際会議録査読論文数	国内会議録査読論文数	合計
2008年度	3	2	14		19
2004年度	0	4	58	0	62

DAシンポジウムアルゴリズムデザインコンテスト　一般部門最優秀賞, 情報処理学会システムLSI設計技術研究会, 2015.08.

平成２6年度情報処理学会システムLSI設計技術研究会　優秀論文賞, 情報処理学会システムLSI設計技術研究会, 2014.08.

情報処理学会論文賞, 情報処理学会, 2014.06.

平成２５年度情報処理学会システムLSI設計技術研究会　優秀論文賞, 情報処理学会システムLSI設計技術研究会, 2013.08.

科学研究費補助金の採択状況(文部科学省、日本学術振興会)

2018年度～2020年度, 基盤研究(C), 代表, 論理IPの盗用を防ぐ堅牢な論理暗号化アルゴリズムの研究.

競争的資金(受託研究を含む)の採択状況

2009年度～2012年度, 科学技術振興機構 CREST　ディペンダブルVLSIシステムの基盤技術, 分担, 統合的高信頼化設計のためのモデル化と検出・訂正・回復技術.

2002年度～2006年度, 知的クラスタ創成事業, 代表, 次世代システムLSI設計支援技術の研究開発.

共同研究、受託研究(競争的資金を除く)の受入状況

2013.04～2014.03, 代表, システムレベル合成アルゴリズムの研究.

2012.04～2013.03, 代表, システムレベル合成アルゴリズムの研究.

2011.04～2012.03, 代表, システムレベル合成アルゴリズムの研究.

2010.04～2011.03, 代表, システムレベル合成アルゴリズムの研究.

2009.04～2010.03, 代表, システムレベル合成アルゴリズムの研究.

2008.04～2009.03, 分担, システムレベル合成アルゴリズムの研究.

寄附金の受入状況

2015年度, IARシステムズ, ソフトウエアのバイナリレベル等価性検証に関する研究.

2011年度, ロジックリサーチ, ミニマルファブ用ＥＤＡツールの開発.


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