次世代コンピュータシステム・アーキテクチャに関する研究
キーワード：プロセッサ／メモリアーキテクチャ、　高性能／消費電力／安全・高信頼コンピューティング、新デバイス・コンピューティング、超伝導コンピューティング、量子コンピューティング
2004.09.

縦型半導体ナノワイヤアレイ量子集積回路基盤技術の創成
2023.10～2029.03, 代表者：冨岡　克広, 北海道大学, JST
本研究は、ナノワイヤアレイ量子集積回路の基盤技術と基本学理を構築することで、現行Si-MOSFETによる集積回路の消費電力を劇的に削減する超低消費電力エレクトロニクスの実現を目指す。特に、新構造素子を３次元網目状に集積した立体構造を前提とし、そのための新しいコンピュータアーキテクチャを探索する。.

JST ムーンショット：2050年までに、経済・産業・安全保障を飛躍的に発展させる誤り耐性型汎用量子コンピュータを実現
2022.02～2026.03, 代表者：山本剛, NEC.

ポストムーア時代を見据えた超伝導コンピューティング技術の創成と展開
2022.06～2027.03, 代表者：井上弘士, 九州大学, 科研費基盤研究(S)
今から約30年前、超伝導コンピュータの実現に向け世界でデバイス研究が活発化し、その後、冬の時代に突入した。しかしながら、この局面が大きく変わりつつある。これは、材料や回路技術の進歩に加え、ここ数年で計算機工学分野での研究が飛躍的に進み、革新的アーキテクチャが次々と誕生したことに起因する。コンピュータの性能向上を支え続けた半導体の微細化は2030年頃に終焉を迎える。このような状況において、次世代計算基盤の最有力候補として超伝導コンピューティングが再び注目され、今まさに、冬の時代に終止符が打たれようとしている。本研究の目的は、本分野を牽引し続ける我々の最先端基礎研究をシステムレベルへと昇華させ、極低温超伝導汎用コンピューティング技術として世界に先駆けて確立することにある。そのために、デバイスからアーキテクチャまでを包括したシステム階層縦横断型研究を遂行し、新奇デバイス活用コンピュータ・アーキテクチャを創成する。これこそが、デバイス多様性に基づくポストムーア時代の計算機工学の新展開となる。.

脳の仕組みに倣った省エネ型の人工知能関連技術の開発・実証事業
2021.10～2024.03, 代表者：村田正幸, 大阪大学, 総務省.

超伝導量子回路の集積化技術の開発
2022.02～2026.03, 代表者：井上弘士, 九州大学, JST
超伝導量子コンピュータを対象にした「冷凍機内マルチステージ・ヘテロジニアス量子制御機構アーキテクチャ」の探索を目的とする。具体的には、①誤り訂正符号回路アーキテクチャの策定と設計、②システムレベル量子コンピュータアーキテクチャ探索環境の構築と評価・分析、③冷凍機内マルチステージ（特に、mKと4K）間での協調動作の指針策定（定量的評価に基づく）、を行う。.

My-IoT開発プラットフォームの研究開発
2019.01～2022.03, 代表者：井上弘士, 九州大学, 内閣府
本研究では、利用者のIoTシステムを自身で容易に構築でき、さらに現場で日常に利用されているパソコンを使うようにIoTシステムを簡単に使えるいわゆるエッジセントリックなIoTシステムアーキテクチャとして「My-IoTプラットフォーム構想」を提案する。この「My-IoTプラットフォーム構想」では、従来のIoTの各種アセットを生かすだけでなく、ローカルPCを使うようにIoTシステムを利用できるような革新的な技術開発を行う。IoT開発者に頼まなくても、利用者自ら習熟容易で簡易に導入可能なIoTシステム設計・開発・運用を可能とすることで、開発コストの大幅な削減とIoT導入の障壁を取り除く。また、プラットフォーム提供者だけでなく、プラットフォーム利用者自ら作った設計資産を登録できる「IoTストア」を整備することで、開発者や利用者が、IoTシステム開発・利活用のノウハウを無償・有償で共有できる、いわゆるシェアリング要素の発展を込めたエコシステムを構築する。この構想を実現すべく、仮想化システムアーキテクチャ、次世代エッジコンピューティング、環境適応型エッジアクチュエーション、エッジプラットフォーム自動構築・開発環境に関する研究開発を行う。また、ユースケースを想定した実証実験を行うとともに、九州地方の企業を中心としたコミュニティを形成し、研究成果の普及に努める。.

低炭素AI処理基盤のための革新的超伝導コンピューティング
2018.10～2023.03, 代表者：井上弘士, 九州大学, JST
本研究の目的は、来たるべくAI社会を支える極低温コンピューティング基盤の実用化を念頭に、その主要構成要素となるAI処理エンジンSFNuroを開発し、その実現可能性ならびに情報処理インフラとしてのCO2排出量削減効果を示すことにある。SFNuroは単一磁束量子（SFQ：single-flux-quantum）回路を用いた深層学習向けニューラルネットワーク処理エンジンであり、極低温環境でのコンピューティング環境基盤として位置づけられる。上図に示すRSFQやその派生形（Energy-efficient RSFQ、RQL, AQFP, HSTP）など単一磁束量子を利用した超伝導回路を「SFQ回路」と呼ぶが、これらは従来のMOS-FETでは実現できない超高速動作を低電力で行うことが可能であり、ポストムーア時代を見据えた上で有望なコンピューティング環境の一つである。過去にもSFQに関する研究成果が報告されているが、①アーキテクチャレベルの探索、ならびに、②応用を見据えた最適化が十分に行われていなかった。また、③完全動作を追求するが故に動作マージンを確保せざるを得ず、その結果として電力効率に限界が生じていた。これら①〜③は、従来研究において既存CMOS汎用プロセッサを模倣したアーキテクチャを採っていたことに起因する。これらを解決するためには、SFQデバイスや回路の利点を最大限に活かし、かつ、欠点を隠蔽するシステムアーキテクチャを抜本的に再構築しなければならない。そこで本研究では、SFQデバイスの特性を最大限に発揮し、その上で欠点を隠蔽するためのシステム構成法を、回路・アーキテクチャ・アルゴリズムの技術レイヤを跨いだ横断的最適化により導き出す。.

シリコン限界を凌駕する100ギガヘルツ級超伝導プロ セッサ・アーキテクチャの研究
2016.04～2019.03, 代表者：井上弘士, 九州大学, 日本学術振興会
本研究は、ポストシリコン時代を支えるコンピューティング要素技術として、消費電力5ワット程度かつ動作周波数100ギガヘル ツ級の超高性能低消費電力な超伝導プロセッサ・アーキテクチャを世界に先駆けて開発する。 また、主要構成部品のチップ試 作ならびにシステムレベル・シミュレーションにより、その有効性ならびに実現可能性を明かにする。計算機工学ならびに超伝 導工学のを跨いだ分野横断型研究であり、超伝導素子の利用を前提としたアーキテクチャと回路のコデザインを実施する。これ により、シリコンに変わる新デバイスを利用したプロセッサ構成法を示すとともに、その実現に必要となる超伝導回路設計技術 を確立する。.

集積ナノフォトニクスによる超低レイテンシ光演算技術の研究
2015.12～2021.03, 代表者：納富　雅也, NTT, JST
本研究では、この問題を根本的に解決するために、ナノフォトニクスの精密制御技術を駆使した 新しい光コンピューティング技術を提案し、情報処理分野に破壊的イノベーションを引き起こすこと を目指す。光コンピュータは 80-90 年代に活発に研究されたが、その後 CMOS に対する優位性を見い だせずに衰退した技術と位置付けられている。本研究では、当時の光コンピュータ研究に関する分析 を踏まえて、今後 10-20 年先のレイテンシボトルネックを解消するという目的の元に、新 しい演算技術を提案する。.

ポストペタスケールシステムのための電力マネージメントフレームワークの開発
2012.10～2018.03, 代表者：近藤正章, 電気通信大学, JST
ポストペタスケール高性能計算システムでは、供給電力、あるいは熱設計電力制約の中でハードウェア資源を投入し、運用時のピーク消費電力が制約を超えないことを保証する従来の設計思想では、アプリケーションを今後の大規模システムに対してスケールさせることは難しい。そこで、本研究課題では、ピーク消費電力が制約を超過することを積極的に許し、ハードウェアの電力性能ノブを最適化することで実効電力を制約以下に制御するシステム形態がポストペタスケール高性能計算システムのあるべき姿との認識に立ち、これを前提とするアーキテクチャのコンセプトとする。このような電力制約適応型システムでは、従来のように利用可能な全ハードウェア資源を使い切るという発想ではなく、限られた電力資源を各アプリケーションに、またその中でも計算・記憶・通信という各要素に適応的に配分し、性能やシステムの電力効率を最適化することが重要となる。この適応的な電力制御を行うことができれば、単一システムのもと、電力性能ノブの調整次第で様々なハードウェア資源への要求に対応でき、多くのアプリケーションに適用可能なシステムが構築可能となる。電力制約適応型システム上で高性能かつ高電力効率を達成するためには、アプリケーションの特徴や運用状況等に合わせた電力制御・電力管理がシステムソフトウェアの最も重要な役割の一つとなるが、現状では十分なソフトウェア資産が構築されていないばかりか、システムアーキテクチャや各ソフトウェア階層に求められる要件も明白ではない。そこで、本研究では電力制約適応型システムにおいて、ハードウェアに搭載された電力性能ノブ制御をアプリケーションの特性および運用状況に合わせて最適化し、アプリケーションの性能とシステム全体の電力効率を向上させることを目指す。そのための要素技術として１）アプリケーションの特徴と運用状況に合わせた電力性能ノブ最適化技術、２）大規模アプリケーション向け電力性能挙動予測技術、３）システムソフトウェアから効果的に電力性能ノブを制御可能なシステムアーキテクチャ、の３項目を研究開発する。１）ではライブラリやミドルウェアを含むシステムソフトウェアと性能最適化ツールを、２）では電力予測ツール群を、３）ではソフトウェアからハードウェア依存の最適化を解放するための電力性能ノブ抽象化手法を開発し、最終的にポストペタスケール時代の電力マネージメントフレームワークとして、電力資源を有効利用できる計算環境を創出することが本研究の目的である。.

SMYLEプロジェクト
2010.12～2012.03, 代表者：井上弘士, 九州大学, 独立行政法人 新エネルギー・産業技術総合開発機構（日本）
低消費電力メニーコアの実現においては、大多数の小規模コアの徹底した使用率の向上と、その動作時に消費する電力の大幅な削減が最も重要となる。そして、「コア数にスケール可能な高性能化（コア数を増やせばより性能が高くなる）」と「コア数にスケール可能な低消費電力化（コア数を増やせばより消費電力を削減できる）」といったメニーコアならではの技術開発の実施が急務の課題である。そこで本事業では、組込みシステムにおける低消費電力メニーコアのあるべき姿として「仮想アクセラレータとその実行プラットフォームとしてのメニーコア」を提案し、それを可能にするアーキテクチャの開発、各種APIの策定、ならびに、コンパイラを含めたアプリケーション開発環境の開発を行う。また、シミュレーションならびにプロトタイプにより有効性を明らかにすると共に、提案メニーコアの適応分野に関する調査を実施し実用化に向けた方向性を示す。提案方式では、ハードウェアに柔軟性を持たせ、コンパイラによるアーキテクチャの決定を可能にする。これにより自動並列化戦略の選択肢を拡大することで、多種多様な応用が想定される組込みシステムにおいてもコア数にスケール可能な高い性能を実現できる。また、0.5〜0.6V程度の極低電圧動作において生じる諸問題をメニーコアの豊富なハードウェア資源の徹底利用により解決する。これにより、コア数にスケール可能な低消費電力化が可能となる。
本事業の実施に関しては、従来の固定観念に捕らわれない斬新的かつ実効的な体制で実施する。具体的には、九州大学（全体統括、アーキテクチャ）、立命館大学（コンパイラ）、電気通信大学（低消費電力手法）の若手研究者と、現在急成長中のベンチャー企業であるフィックスターズ（プログラミングとコンパイラ）ならびにトプスシステムズ（プロセッサ開発とその応用展開）の5組織による強固な連携体制を採る。また、本事業実施場所としては、九州大学大学院システム情報科学研究院 井上研究室、立命館大学理工学部電子情報デザイン学科　冨山研究室、電気通信大学大学院情報システム学研究科　近藤研究室、株式会社フィックスターズ 本社（大崎）、ならびに、株式会社トプスシステムズ本社（つくば）とする。
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オンチップ・スーパーコンピューティングを可能にするメニーコア・プロセッサの研究
2009.04～2013.03, 代表者：井上弘士, 九州大学, 日本学術振興会（日本）
本研究では、次世代情報化社会を支える基盤要素技術の1つとして、オンチップ・スーパーコンピューティングを可能にする「新時代3次元メニーコア・プロセッサ」を開発する。また、プロトタイピングならびにシミュレーションを実施し、提案プロセッサの有効性と実現可能性を実証する。具体的には、1個のLSIチップに3次元実装された数百個のプロセッサ・コア（以降コアと略す）を適応的に協調動作させ、図1に示すように中規模スーパーコンピュータと同等の性能を達成しつつ、環境問題対策としての消費電力削減、ならびに、安定・安全運用のための信頼性/安全性の向上をも可能にする。これにより、図2のような近未来情報社会を支える高性能基幹サーバでの実用化を目指す。.

マルチコア・プロセッサの実効性能最大化を目的としたコア・オーケストレーション技術の開発
2009.04～2012.03, 代表者：井上弘士, 九州大学, 半導体理工学研究センター：STARC（日本）
本研究の目的は、マルチコア・プロセッサが本来有する潜在能力を最大限に引出すべく、複数コアが適応的に協調実行する（つまり、必要に応じて助け合い実行する）コア・オーケストレーション技術を確立することにある。これにより、ハードウェア・コストや消費電力を殆ど増加することなく、従来の並列実行方式と比較して60%以上の性能向上を目指す（これまでの予備実験結果に基づきこの目標値を設定）。また、本研究ではテストチップ試作ならびにプロトタイピングにより、提案方式の実現可能性を実証する。.

エネルギー効率の最大化を目的とした適応型3次元マイクロプロセッサ・アーキテクチャの研究
2009.01～2012.12, 代表者：井上弘士, 九州大学, 独立行政法人 新エネルギー・産業技術総合開発機構：NEDO若手グラント（日本）
本研究では、「半導体デバイスの3次元実装技術」と「アーキテクチャ技術」を融合し、エネルギー効率を最大化する新しいマイクロプロセッサを開発する。具体的には、「複数プロセッサ・コア＋動的再構成可能アクセラレータ＋大容量メモリ」を3次元に積層した適応型次世代マイクロプロセッサ・アーキテクチャを提案する。また、その潜在能力を最大限引き出すための協調実行方式ならびにコンパイル技術を確立し、提案方式の有効性を示すと共に、実用化を見据えたプロトタイピングにより実現可能性を実証する。.

単一磁束量子回路による再構成可能な低電力高性能プロセッサ
2006.09, 代表者：高木直史, 名古屋大学
10テラフロップス程度の計算能力をもつ、デスクサイドに設置可能なコンピュータを、超伝導単一磁束量子（SFQ）回路による再構成可能な大規模データパス（RDP）を有するプロセッサによって実現することを目指し、アーキテクチャ、演算回路からデバイスに至る研究を行う。現在のCMOS半導体集積回路技術を用い、並列プロセッサ方式で実現する場合に比べ、消費電力がプロセッサ部で10,000分の１以下、コンピュータ全体で約400分の１、空調機や冷凍機も含めて約100分の１に抑制されると予想される。本研究では、コンピュータアーキテクチャ、算術演算回路、SFQ回路のそれぞれの分野で研究業績を有する研究者が協力して研究を進め、RDPアーキテクチャ技術の確立、SFQ回路による再構成可能な回路の構成法の開発、SFQ−RDPに適した浮動小数点演算ユニットの構成法の開発などを行い、それにより大規模SFQ-RDPを有する10テラフロップスコンピュータの基盤技術を確立する。.

ペタスケール・システムインターコネクト技術の開発
2005.04～2008.03, 代表者：村上和彰, 九州大学, 文部科学省
PSIプロジェクトとは、ペタフロップス超級スーパーコンピュータシステムの構成において数千〜数十万規模の高速計算ノードを相互結合するシステムインターコネクト技術を対象に、現状のシステムよりもコスト対性能比で１桁上を目指して高性能化、高機能化、低コスト化を同時に達成するための３つの要素技術、すなわち、①光パケットスイッチと超小型光リンク技術、②動的通信最適化によるMPI高速化、③システムインターコネクトの総合性能評価技術を開発するプロジェクトです。.

高信頼化と低消費電力化の両立を目的とした環境適応型プロセッサに関する研究
2005.04～2007.03, 代表者：井上弘士, 九州大学, 日本学術振興会（日本）
本研究では、次世代の情報化社会を支える基盤技術として、「耐故障性の向上と低消費エネルギー化の両立を目的した環境適応型プロセッサ・システム」を開発する。本研究では、個人携帯型電子機器システムの使用を前提とし、耐故障性の向上だけでなく、安全性までも考慮に入れたディペンダブル・プロセッサを開発します。また、信頼性と消費エネルギーのトレードオフに関する解析も行います。
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予測技術に基づく高性能/低消費電力メモリシステムの開発
2002.04～2005.03, 代表者：井上弘士, 九州大学, 日本学術振興会（日本）
予測技術を活用した高性能かつ低消費電力なメモリシステムを開発しています。プログラム実行、メモリアクセス・パタンを観測し、動的最適化処理を施します。これにより、高性能かつ低消費電力といった相反する要求を同時に満足します。.

安全で低消費エネルギーなプロセッサに関する研究
2003.09～2007.03, 代表者：井上弘士, 九州大学, 科学技術振興機構
安全で安定した情報化社会システムを実現するためには、コンピュータ・システムの安全性向上と更なる低消費エネルギー化が極めて重要となります。そこで本研究では、特にコンピュータ・ウィルス問題に着目し、その解決策として「プログラム実行の振舞いを鍵情報とする動的プログラム認証技術」を提案します。また、そのようなプロセッサ・システムを構築し、安全性と消費エネルギーの間に存在するトレード・オフ関係を解析します。.

SMYLEメニーコア
2010.12～2012.03, 代表者：井上弘士, 九州大学, 独立行政法人 新エネルギー・産業技術総合開発機構（日本）
低消費電力メニーコアの実現においては、大多数の小規模コアの徹底した使用率の向上と、その動作時に消費する電力の大幅な削減が最も重要となる。そして、「コア数にスケール可能な高性能化（コア数を増やせばより性能が高くなる）」と「コア数にスケール可能な低消費電力化（コア数を増やせばより消費電力を削減できる）」といったメニーコアならではの技術開発の実施が急務の課題である。そこで本事業では、組込みシステムにおける低消費電力メニーコアのあるべき姿として「仮想アクセラレータとその実行プラットフォームとしてのメニーコア」を提案し、それを可能にするアーキテクチャの開発、各種APIの策定、ならびに、コンパイラを含めたアプリケーション開発環境の開発を行う。また、シミュレーションならびにプロトタイプにより有効性を明らかにすると共に、提案メニーコアの適応分野に関する調査を実施し実用化に向けた方向性を示す。提案方式では、ハードウェアに柔軟性を持たせ、コンパイラによるアーキテクチャの決定を可能にする。これにより自動並列化戦略の選択肢を拡大することで、多種多様な応用が想定される組込みシステムにおいてもコア数にスケール可能な高い性能を実現できる。また、0.5〜0.6V程度の極低電圧動作において生じる諸問題をメニーコアの豊富なハードウェア資源の徹底利用により解決する。これにより、コア数にスケール可能な低消費電力化が可能となる。
本事業の実施に関しては、従来の固定観念に捕らわれない斬新的かつ実効的な体制で実施する。具体的には、九州大学（全体統括、アーキテクチャ）、立命館大学（コンパイラ）、電気通信大学（低消費電力手法）の若手研究者と、現在急成長中のベンチャー企業であるフィックスターズ（プログラミングとコンパイラ）ならびにトプスシステムズ（プロセッサ開発とその応用展開）の5組織による強固な連携体制を採る。また、本事業実施場所としては、九州大学大学院システム情報科学研究院 井上研究室、立命館大学理工学部電子情報デザイン学科　冨山研究室、電気通信大学大学院情報システム学研究科　近藤研究室、株式会社フィックスターズ 本社（大崎）、ならびに、株式会社トプスシステムズ本社（つくば）とする。
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主要著書

1.	V. Moshnyaga and K. Inoue, Low-Power Electronics Design (Low-Power Cache Design: Chap. 25), CRC PRESS, 2004.01.

主要原著論文

1.	Dongmoon Min, Junpyo Kim, Junhyuk Choi, Ilkwon Byun, Masamitsu Tanaka, Koji Inoue, Jangwoo Kim, QIsim: Architecting 10+K Qubit QC Interfaces Toward Quantum Supremacy, Proceedings of the 50th Annual International Symposium on Computer Architecture, 10.1145/3579371.3589036, 1-16, 2023.06, 量子コンピュータにおける量子ビットと古典処理のインタフェースアーキテクチャの探索と提案。.
2.	Yasunari Suzuki, Takanori Sugiyama, Tomochika Arai, Wang Liao, Koji Inoue, Teruo Tanimoto, Q3DE: A fault-tolerant quantum computer architecture for multi-bit burst errors by cosmic rays., MICRO, 10.1109/MICRO56248.2022.00079, 1110-1125, 2022.10, 宇宙船が量子ビットの誤り耐性に与える影響を分析し、この問題を解決する誤り訂正アルゴリズムとアーキテクチャを提案。.
3.	Ilkwon Byun, Junpyo Kim, Dongmoon Min, Ikki Nagaoka, Kosuke Fukumitsu, Iori Ishikawa, Teruo Tanimoto, Masamitsu Tanaka, Koji Inoue, Jangwoo Kim, XQsim: modeling cross-technology control processors for 10+K qubit quantum computers., ISCA, 10.1145/3470496.3527417, 366-382, 2022.06, 量子誤り訂正アーキテクチャの探索と改善に関する提案。.
4.	Koki Ishida, Ilkwon Byun, Ikki Nagaoka, Kosuke Fukumitsu, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Jangwoo Kim, Koji Inoue, Superconductor Computing for Neural Networks., IEEE Micro, 10.1109/MM.2021.3070488, 41, 3, 19-26, Volume 41, Issue 3, 2021.05, 超伝導単一磁束量子回路を用いたAIアクセラレータアーキテクチャの提案。.
5.	Koki Ishida, Ilkwon Byun, Ikki Nagaoka, Kosuke Fukumitsu, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Jangwoo Kim, Koji Inoue, SuperNPU: An Extremely Fast Neural Processing Unit Using Superconducting Logic Devices., 53rd Annual IEEE/ACM International Symposium on Microarchitecture(MICRO), 10.1109/MICRO50266.2020.00018, 58-72, 2020.10, 超伝導単一磁束量子回路を用いたAIアクセラレータアーキテクチャの提案。.
6.	Yuichi Inadomi, Tapasya Patki, Koji Inoue, Mutsumi Aoyagi, Barry Rountree, Martin Schulz 0001, David K. Lowenthal, Yasutaka Wada, Keiichiro Fukazawa, Masatsugu Ueda, Masaaki Kondo, Ikuo Miyoshi, Analyzing and mitigating the impact of manufacturing variability in power-constrained supercomputing., Proceedings of the International Conference for High Performance Computing, Networking, Storage and Analysis(SC), 10.1145/2807591.2807638, 78-12, 2015.11.
7.	Ryutaro Susukita, Hisashige Ando, Mutsumi Aoyagi, Hiroaki Honda, Yuichi Inadomi, Koji Inoue, Shigeru Ishizuki, Yasunori Kimura, Hidemi Komatsu, Motoyoshi Kurokawa, Kazuaki J. Murakami, Hidetomo Shibamura, Shuji Yamamura, Yunqing Yu, Performance prediction of large-scale parallell system and application using macro-level simulation., Proceedings of the ACM/IEEE Conference on High Performance Computing(SC), 10.1109/SC.2008.5220091, 20-20, 2008.11.

主要総説, 論評, 解説, 書評, 報告書等

1.

Koji Inoue, Tohru Ishihara, Kazuaki J. Murakami, Way-Predicting Set-Associative Cache for High Performance and Low Energy Consumption, Proceedings of International Symposium on Low Power Electronics and Design (ISLPED'99), 10.1145/313817.313948, pp.273-275, 1999.08.

2.

K Inoue, K Kai, K Murakami, Dynamically variable line-size cache exploiting high on-chip memory bandwidth of merged DRAM/Logic LSIs, FIFTH INTERNATIONAL SYMPOSIUM ON HIGH-PERFORMANCE COMPUTER ARCHITECTURE, PROCEEDINGS, 10.1109/HPCA.1999.744366, pp.218-222, 1999.01, This paper proposes a novel cache architecture suitable for merged DRAM/logic LSIs, which is called "dynamically variable line-size cache (D-VLS cache)" The D-VLS cache can optimize its line-size according to the characteristic of programs, and attempts to improve the performance by exploiting the high on-chip memory bandwidth. In our evaluation, it is observed that the performance improvement achieved by a direct-mapped D-VLS cache is about 27%, compared to a conventional direct-mapped cache with fixed 32-byte lines..

主要学会発表等

1.	Koki Ishida, Ilkwon Byun, Ikki Nagaoka, Kousuke Fukumitsu, Masamitsu Tanaka, Satoshi Kawakami, Teruo Tanimoto, Takatsugu Ono, Jangwoo Kim, and Koji Inoue, SuperNPU: An Extremely Fast Neural Processing Unit Using Superconducting Logic Devices, IEEE/ACM International Symposium on Microarchitecture (MICRO), 2020.10, Superconductor single-flux-quantum (SFQ) logic family has been recognized as a highly promising solution for the post-Moore's era, thanks to its ultra-fast and low-power switching characteristics. Therefore, researchers have made a tremendous amount of effort in various aspects to promote the technology and automate its circuit design process (e.g., low-cost fabrication, design tool development). However, there has been no progress in designing a convincing SFQ-based architectural unit due to the architects' lack of understanding of the technology's potentials and limitations at the architecture level. In this paper, we present how to architect an SFQ-based architectural unit by providing design principles with an extreme-performance neural processing unit (NPU). To achieve the goal, we first implement an architecture-level simulator to model an SFQ-based NPU accurately. We validate this model using our die-level prototypes, design tools, and logic cell library. This simulator accurately measures the NPU's performance, power consumption, area, and cooling overheads. Next, driven by the modeling, we identify key architectural challenges for designing a performance-effective SFQ-based NPU (e.g., expensive on-chip data movements and buffering). Lastly, we present SuperNPU, our example SFQ-based NPU architecture, which effectively resolves the challenges. Our evaluation shows that the proposed design outperforms a conventional state-of-the-art NPU by 23 times. With free cooling provided as done in quantum computing, the performance per chip power increases up to 490 times. Our methodology can also be applied to other architecture designs with SFQ-friendly characteristics..
2.	稲富 雄一, Tapasya Patki, Inoue Koji, Mutsumi Aoyagi, Barry Rountree, Martin Schulz, David Lowenthal, Yasutaka Wada, Keiichiro Fukazawa, Masatsugu Ueda, Masaaki Kondo, Ikuo Miyoshi, Analyzing and Mitigating the Impact of Manufacturing Variability in Power-Constrained Supercomputing, The International Conference for High Performance Computing, Networking, Storage and Analysis, 2015.11.
3.	R. Susukita, H. Ando, M. Aoyagi, H. Honda, Y. Inadomi, K. Inoue, S. Ishizuki, Y. Kimura, H. Komatsu, M. Kurokawa, K. Murakami, H. Shibamura, S. Yamamura, Y. Yu, Performance Prediction of Large-scale Parallel System and Application using Macro-level Simulation, the International Conference for High Performance Computing, Networking, Storage and Analysis (SC08), 2008.11.
4.	H. Noori, F. Mehdipour, K. Murakami, K. Inoue, and M. Goudarzi, H. Noori, F. Mehdipour, K. Murakami, K. Inoue, and M. Goudarzi, "Generating and Executing Multi-Exit Custom Instructions for an Adaptive Extensible Processor, The European Event for Electronic System Design & Test (DATE'07), 2007.04.

特許出願・取得

所属学会名

学協会役員等への就任

学会大会・会議・シンポジウム等における役割

学会誌・雑誌・著書の編集への参加状況

学術論文等の審査