九州大学 研究者情報
発表一覧
小野 貴継(おの たかつぐ) データ更新日:2021.07.15

准教授 /  システム情報科学研究院 情報知能工学部門


学会発表等
1. 石田浩貴, Ilkwon Byun, 長岡一起, 福光孝介, 田中雅光, 川上哲志, 谷本輝夫, 小野貴継, 藤巻朗, Jangwoo Kim, 井上弘士,, 超伝導ニューラルネットワーク・アクセラレータのアーキテクチャ探索を目的とした電力性能モデリング, 情報処理学会研究報告, 2021.03.
2. 上野麟, 谷本輝夫, 後藤孝行, 丸岡晃, 川上哲志, 小野貴継, 飯塚拓郎, 井上弘士, オイラー動画像誇張処理を対象としたCPU-FPGAハイブリッドシステムの実装と評価, 情報処理学会研究報告, 2021.03.
3. 山方大輔, 川上哲志, 谷本輝夫, 井上弘士, 小野貴継, プロセッサへの実装に向けたORAMにおけるポジションマップ削減手法の検討, Symposium on Cryptography and Information Security, 2021.01.
4. 福光孝介, 石田浩貴, 長岡一起, 田中雅光, 川上哲志, 谷本輝夫, 小野貴継, 藤巻朗, 井上弘士, アーキテクチャ探索を目的とした 単一磁束量子回路の電力効率モデリング, 情報処理学会研究報告, 2020.10.
5. 松本侑紀,彈 雄一郎,高橋順子,小野貴継, TLBを対象としたサイドチャネル攻撃におけるタイミング情報取得手法の検討, 電子情報通信学会技術研究報告, 2020.04.
6. 川上哲志,谷本輝夫,北翔太,新家昭彦,小野貴継,納富雅也,井上弘士, 光アプロキシメートコンピューティングの実現に向けた電力性能解析, 情報処理学会研究報告, 2019.07.
7. 田中雅光,長岡一起,石田浩貴,佐野京佑,山下太郎,小野貴継,井上弘士,藤巻朗, 単一磁束量子回路に基づくゲートレベル・パイプライン算術論理演算器の高エネルギー効率化と0.3mW, 30GHz動作実証, 情報処理学会研究報告, 2019.07.
8. 岡慶太郎,川上哲志,谷本輝夫,小野貴継,井上弘士, データ圧縮に基づく GPU 向け 高性能キャッシュアーキテクチャの提案, 情報処理学会研究報告, 2019.06.
9. 安田航基,野村拓未,菅野嵩史,張鵬,湯野剛史,東川甲平,小野貴継,廣田正樹,庄山正仁,川邊武俊, 交差点における渋滞長の時間発展の信号現示同期型離散時間モデルの作成:車両と歩行者 の交通量調査に基づく手法, 電気学会 制御研究会, 2019.06.
10. Koki Ishida,Masamitsu Tanaka,Takatsugu Ono,Koji Inoue, Prototype Design of 31 GHz Single-Flux-Quantum Gate-Level-Pipelined Microprocessor, 12th Superconducting SFQ VLSI Workshop, 2019.01.
11. 長岡一起,畑中湧貴,松井裕一,石田浩貴,田中雅光,佐野京佑,山下太郎,小野貴継,井上 弘士,藤巻 朗,, 単一磁束量子ゲートレベルパイプラインマイクロプロセッサに向けた 30GHz データパスの開発, 電子情報通信学会技術研究報告, 2019.01.
12. 井上優良,小野貴継,井上弘士, 低消費エネルギー物体追跡システムにおける動的フレームレート制御法の改良, 情報処理学会研究報告, 2018.11.
13. Takatsugu Ono, Hardware-based malware detection for IoT microprocessors, The 6th International Workshop on Cyber Security-Workshop on IoT Security : Secure Smart Homes, 2018.09.
14. 田中雅光,石田浩貴,長岡一起,村瀬健,佐野京祐,小野貴継,井上弘士,藤巻朗, 単一磁束量子回路に基づくゲートレベル・パイプライン算術論理演算器の設計とエネルギー効率評価, 情報処理学会研究報告, 2018.07.
15. 谷本輝夫,小野貴継,井上弘士, アウトオブオーダプロセッサのクリティカルパス解析に基づくボトルネック命令チェーン抽出手法の提案, 情報処理学会研究報告, 2018.06.
16. 石田浩貴,田中雅光,小野貴継,井上弘士, 単一磁束量子回路を用いた4ビットゲートレベルパイプライン・プロセッサの設計と評価, 情報処理学会研究報告, 2018.06.
17. Ghadeer Almusaddar,Takatsugu Ono,Smruti Sarangi,Koji Inoue, Whitelisting Approach Using Hardware Performance Counters in IoT Microprocessors, IEICE Tech. Rep, 2018.04.
18. 小野貴継, コンピュータ・アーキテクチャのセキュリティ技術動向, Small-workshop on Communications between Academia and Industry for Security, 2019.01.
19. Masamitsu Tanaka, Yuki Hatanaka, Yuichi Matsui, Ikki Nagaoka, Koki Ishida, Kyosuke Sano, Taro Yamashita, Takatsugu Ono, Koji Inoue, Akira Fujimaki, 30GHz Operation of Datapath for Bit-Parallel, Gate-Level-Pipelined Rapid Single-Flux-Quantum Microprocessors, Applied Superconductivity Conference, 2018.10.
20. Takatsugu Ono, A Network Simulator for On/Off Links of Large-Scale Interconnection Networks, NII Shonan Meeting Seminar 134 Advances in Heterogeneous Computing from Hardware to Software, 2018.09.
21. 畑中湧貴, 長岡一起, 松井裕一, 石田浩貴, 佐野京佑, 田中雅光, 小野貴継, 井上弘士, 藤巻朗, 単一磁束量子回路によるビット並列演算マイクロプロセッサに向けたデータパスの高速動作, 電子情報通信学会総合大会, 2018.06.
22. 川上哲志, 小野貴継, 井上弘士, 納富 雅也, ナノフォトニック・ニューラルアクセラレータ向け性能評価環境の構築, 回路とシステムのワークショップ, 2018.05.
23. Ghadeer Almusaddar, Takatsugu Ono, Smruti Sarangi, Koji Inoue, Whitelisting Approach Using Hardware Performance Counters in IoT Microprocessors, IEICE Tech. Rep, 2018.04.
24. Teruo Tanimoto, Takatsugu Ono, Inoue Koji, CPCI Stack
Metric for Accurate Bottleneck Analysis on OoO Microprocessors, 5th International Symposium on Computing and Networking, CANDAR 2017, 2018.04, [URL], Correctly understanding microarchitectural bottlenecks is important to optimize performance and energy of OoO (Out-of-Order) processors. Although CPI (Cycles Per Instruction) stack has been utilized for this purpose, it stacks architectural events heuristically by counting how many times the events occur, and the order of stacking affects the result, which may be misleading. It is because CPI stack does not consider the execution path of dynamic instructions. Critical path analysis (CPA) is a well-known method to identify the critical execution path of dynamic instruction execution on OoO processors. The critical path consists of the sequence of events that determines the execution time of a program on a certain processor. We develop a novel representation of CPCI stack (Cycles Per Critical Instruction stack), which is CPI stack based on CPA. The main challenge in constructing CPCI stack is how to analyze a large number of paths because CPA often results in numerous critical paths. In this paper, we show that there are more than ten to the tenth power critical paths in the execution of only one thousand instructions in 35 benchmarks out of 48 from SPEC CPU2006. Then, we propose a statistical method to analyze all the critical paths and show a case study using the benchmarks..
25. Takatsugu Ono, Yuta Kakibuka, Nikhil Jain, Abhinav Bhatele, Shinobu Miwa, Koji Inoue, Extending A Network Simulator for Power/Performance Prediction of Large Scale Interconnection Networks, SIAM Conference on Parallel Processing for Scientific Computing, 2018.03.
26. Takatsugu Ono, Secure Computing Platform for IoT Devices, The 6th International Cybersecurity Workshop, 2018.01.
27. 小野貴継, IoT時代のハードウェアセキュリティ技術, 九州大学高等研究院・九州先端科学技術研究所 研究交流会, 2018.01.
28. Takatsugu Ono, Protecting an IoT Device from Malware - A Processor Architecture Perspective, Workshop on Architectural Implications of Security in IoT Processors, 2017.11.
29. 畑中湧貴, 松井裕一, 田中雅光, 佐野京佑, 藤巻朗, 石田浩貴, 小野貴継, 井上弘士, 単一磁束量子回路による並列演算マイクロプロセッサに向けたデータパスの設計と評価, 電子情報通信学会 ソサイエティ大会, 2017.09.
30. 松井裕一, 畑中湧貴, 田中雅光, 佐野京佑, 藤巻朗, 石田浩貴, 小野貴継, 井上弘士, 単一磁束量子回路による並列演算マイクロプロセッサに向けたレジスタファイル, 電子情報通信学会 ソサイエティ大会, 2017.09.
31. 小野貴継, 垣深悠太, 三輪忍, 井上弘士, 電力性能推定を目的としたインターコネクト・シミュレータTraceRPの開発, 情報処理学会研究報告, 2017.09.
32. 川上哲志, 浅井里奈, 小野貴継, 本田宏明, 井上弘士, 北翔太, 納富 雅也, ナノフォトニックコンピューティングの性能限界, 情報処理学会研究報告, 2017.07.
33. 小野貴継, 宮村紅葉, 井上弘士, IoTシステムにおけるマルウェア対策 ~ プロセッサ・アーキテクチャの観点から ~, ハードウェアセキュリティ研究会, 2017.06.
34. Masamitsu Tanaka, Ryo Sato, Yuki Hatanaka, Yuichi Matsui, Hiroyuki Akaike, Akira Fujimaki, Koki Ishida, Takatsugu Ono, Koji Inoue, High-Throughput Bit-Parallel Arithmetic Logic Unit Using Rapid Single-Flux-Quantum Logic, International Superconductive Electronics Conference, 2017.06.
35. 園山泉紘, 藤井達也, 小野貴継, 牟田修, 井上弘士, アンテナ指向性が受信信号強度デバイス認証法に与える影響, The 1st. cross-disciplinary Workshop on Computing Systems, Infrastructures, and Programming, 2017.04.
36. 藤井達也, 園山泉紘, 小野貴継, 金谷 晴一, 井上弘士, 電波伝搬特性を用いた組込みシステム向けデバイス認証法の提案, The 1st. cross-disciplinary Workshop on Computing Systems, Infrastructures, and Programming, 2017.04.
37. Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Koji Inoue, Logic Design of a Single-Flux-Quantum Gate-Level-Pipelined Microprocessor, Superconducting SFQ VLSI Workshop, 2017.02.
38. Satoshi Imamura, Yuichiro Yasui, Inoue Koji, Takatsugu Ono, Hiroshi Sasaki, Katsuki Fujisawa, Power-Efficient Breadth-First Search with DRAM Row Buffer Locality-Aware Address Mapping, 2016 High Performance Graph Data Management and Processing, HPGDMP 2016, 2017.01, [URL], Graph analysis applications have been widely used in real services such as road-traffic analysis and social network services. Breadth-first search (BFS) is one of the most representative algorithms for such applications; therefore, many researchers have tuned it to maximize performance. On the other hand, owing to the strict power constraints of modern HPC systems, it is necessary to improve power efficiency (i.e., performance per watt) when executing BFS. In this work, we focus on the power efficiency of DRAM and investigate the memory access pattern of a state-of-the-art BFS implementation using a cycle-accurate processor simulator. The results reveal that the conventional address mapping schemes of modern memory controllers do not efficiently exploit row buffers in DRAM. Thus, we propose a new scheme called per-row channel interleaving and improve the DRAM power efficiency by 30.3% compared to a conventional scheme for a certain simulator setting. Moreover, we demonstrate that this proposed scheme is effective for various configurations of memory controllers..
39. Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Inoue Koji, Single-flux-quantum cache memory architecture, 13th International SoC Design Conference, ISOCC 2016, 2016.12, [URL], Single-flux-quantum (SFQ) logic is promising technology to realize an incredible microprocessor which operates over 100 GHz due to its ultra-fast-speed and ultra-lowpower natures. Although previous work has demonstrated prototype of an SFQ microprocessor, the SFQ based L1 cache memory has not well optimized: A large access latency and strictly limited scalability. This paper proposes a novel SFQ cache architecture to support fast accesses. The sub-Arrayed structure applied to the cache produces better scalability in terms of capacity. Evaluation results show that the proposed cache achieves 1.8X fast access speed..
40. Masamitsu Tanaka, Ryo Sato, Yuki Hatanaka, Yuki Ando, Takahiro Kawaguchi, Koki Ishida, Akira Fujimaki, Kazuyoshi Takagi, Naofumi Takagi, Takatsugu Ono, Koji Inoue, Energy-Efficient, High-Performance Microprocessors Based on Single-Flux-Quantum Logic, 29th International Symposium on Superconductivity, 2016.12.
41. 磯部 聖, 川上 哲志, 小野 貴継, 本田 宏明, 井上 弘士, 納富 雅也, 可飽和吸収体の利用を前提としたナノフォトニック・ニューラルアクセラレータ向け活性化関数の評価, 情報処理学会研究報告, 2016.11.
42. 石田 浩貴, 田中 雅光, 小野 貴継, 井上 弘士, 単一磁束量子回路を用いたシフトレジスタ型キャッシュメモリ・アーキテクチャの提案, 信学技報, 2016.11.
43. 川上 哲志, 磯部 聖, 浅井 里奈, 小野 貴継, 本田 宏明, 井上 弘士, 納富 雅也, ナノフォトニック・ニューラルアクセラレーション構想, 情報処理学会研究報告, 2016.11.
44. Satoshi Imamura, Yuichiro Yasui, 井上 弘士, 小野 貴継, Hiroshi Sasaki, 藤澤 克樹, Power-Efficient Breadth-First Search with DRAM Row Buffer Locality-Aware Address Mapping, 1st High Performance Graph Data Management and Processing workshop, 2016.11.
45. 谷本 輝夫, 佐々木 広, 小野 貴継, 井上 弘士, アウトオブオーダ命令実行の依存グラフ表現に関する考察, 情報処理学会研究報告, 2016.08.
46. 垣深 悠太, 安井 雄一郎, 小野 貴継, 稲富 雄一, 藤澤 克樹, 井上 弘士, CPUとDRAMへの電力バジェット配分を考慮したGraph500の性能評価, 情報処理学会研究会報告, 2016.08.
47. 今村 智史, 安井 雄一郎, 稲富 雄一, 藤澤 克樹, 井上 弘士, 小野 貴継, コードレベル性能最適化が電力効率に与える影響の分析, 情報処理学会研究報告, 2016.08.
48. 藤井 達也, 小野 貴継, 金谷 晴一, 井上 弘士, 受信信号強度を用いたデバイス認証方式における攻撃可能条件の定式化,, 信学技報, 2016.08.
49. Yoshihiro Tanaka, Keitaro Oka, Takatsugu Ono, Inoue Koji, Accuracy analysis of machine learning-based performance modeling for microprocessors, 4th International Japan-Egypt Conference on Electronic, Communication and Computers, JEC-ECC 2016, 2016.07, [URL], This paper analyzes accuracy of performance models generated by machine learning-based empirical modeling methodology. Although the accuracy strongly depends on the quality of learning procedure, it is not clear what kind of learning algorithms and training data set (or feature) should be used. This paper inclusively explores the learning space of processor performance modeling as a case study. We focus on static architectural parameters as training data set such as cache size and clock frequency. Experimental results show that a tree-based non-linear regression modeling is superior to a stepwise linear regression modeling. Another observation is that clock frequency is the most important feature to improve prediction accuracy..
50. Yusuke Inoue, Takatsugu Ono, Koji Inoue, Adaptive Frame-Rate Optimization for Energy-Efficient Object Tracking, The 20th International Conference on Image Processing, Computer Vision & Pattern Recognition, 2016.07.
51. 藤井 卓, 小野 貴継, 井上 弘士, 大塚 敏之, モデル予測制御を対象としたメニーコアプロセッサ向け投機実行法の制御性能評価, 情報処理学会研究報告, 2016.01.
52. 井上 弘士, 稲富 雄一, 小野 貴継, Challenges in Power Constrained High Performance Computing, 2nd Annual Meeting on Advanced Computing System and Infrastructure, 2016.01.
53. 田中 義浩, 小野 貴継, 井上 弘士, 機械学習を用いたプロセッサ性能モデリングの精度解析, 電子情報通信学会技術研究報告, 2015.12.
54. 石田 浩貴, 津秦 伴紀, 田中 雅光, 小野 貴継, 井上 弘士, 単一磁束量子回路を用いたマイクロプロセッサの論理設計, 電子情報通信学会技術研究報告, 2015.12.
55. 井上 優良, 小野 貴継, 井上 弘士, 物体追跡システムの低消費エネルギー化を目的とした動的フレームレート制御法, 電子情報通信学会技術研究報告, 2015.12.
56. Takatsugu Ono, Yotaro Konishi, Teruo Tanimoto, Noboru Iwamatsu, Takashi Miyoshi, Jun Tanaka, FlexDAS: A Flexible Direct Attached Storage for I/O Intensive Applications, IEEE International Conference on Big Data, 2014.10.
57. 岡 慶太郎, Wenhao Jia, 小野 貴継, Margaret Martonosi, 井上 弘士, メニーコア・アクセラレータの比較を目的としたクロスプラットフォーム解析法の提案, 情報処理学会研究報告, 2015.05.
58. Teruo Tanimoto, Takatsugu Ono, Kohta Nakashima, Takashi Miyoshi, Hardware-assisted scalable flow control of shared receive queue, 28th ACM International Conference on Supercomputing, ICS 2014, 2014.01, [URL], The total number of processor cores in supercomputers is increasing while memory size per core is decreasing due to the adoption of processors with multiple cores. Shared Receive Queue is a technique that effectively reduces the memory usage of buffers, but the absence of flow control results in excess buffer pools. We propose a hardware-assisted flow control that reduces flow control latency by 95.1%, thus enabling scalable supercomputers with multi-core processors..
59. 小西 洋太郎, 小野 貴継, 三吉 貴史, ディスクエリアネットワークを用いたオブジェクトストレージの高速なデータ復旧手法, 先進的計算基盤システムシンポジウム SACSIS, 2013.05.
60. Takatsugu Ono, Inoue Koji, Kazuaki Murakami, Adaptive cache-line size management on 3D integrated microprocessors, 2009 International SoC Design Conference, ISOCC 2009, 2009.12, [URL], The memory bandwidth can dramatically be improved by means of stacking the main memory (DRAM) on processor cores and connecting them by wide on-chip buses composed of through silicon vias (TSVs). The 3D stacking makes it possible to reduce the cache miss penalty because large amount of data can be transferred from the main memory to the cache at a time. If a large cache line size is employed, we can expect the effect of prefetching. However, it might worsen the system performance if programs do not have enough spatial localities of memory references. To solve this problem, we introduce software-controllable variable line-size cache scheme. In this paper, we apply it to an L1 data cache with 3D stacked DRAM organization. In our evaluation, it is observed that our approach reduces the L1 data cache and stacked DRAM energy consumption up to 75%, compared to a conventional cache..

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