光基盤と応用の最適結合を実現するシステム構造研究
キーワード：光電融合アーキテクチャ, 光回路, ナノフォトニックコンピューティング
2022.04～2027.03.

人工スピンで作る柔らかさ可変の担体による高エネルギー効率情報処理
キーワード：磁性ジョセフソン結合, 単一磁束量子, 近似計算, 情報担体
2020.12～2025.03.

組込みシステムに対するサイドチャネル攻撃耐性に関する研究
キーワード：サイドチャネル攻撃, セキュアコンピューティング, ハードウェアセキュリティ
2019.06～2021.03.

ポストムーア時代を支える100ギガヘルツ級時空間超電導コンピューティング
キーワード：超電導コンピューティング
2019.06～2022.03.

デバイスの消耗を活用した動作時限付きシステムアーキテクチャの研究
キーワード：動作時限付きアーキテクチャ， ウェアアウトデバイス
2019.06～2022.03.

データセンタを対象としたPhase Change Memoryの寿命制御
キーワード：データセンタ，メモリ，相変化メモリ，メモリ制御方式
2016.01～2018.03.

インメモリ処理向けメモリアーキテクチャに関する研究
キーワード：計算機アーキテクチャ，システム・アーキテクチャ，メモリアーキテクチャ，DRAM
2015.04～2017.03.

光基盤と応用の最適結合を実現するシステム構造研究
2022.04～2027.03, 代表者：川上哲志, 九州大学大学院システム情報科学研究院, 日本学術振興会.

柔らかさ可変の情報担体を利用した計算機アーキテクチャの探索
2020.12～2026.03, 代表者：田中雅光, 名古屋大学, 名古屋大学
本研究では、磁性ジョセフソン接合による人工スピン回路により、新たに「柔らかさ」と呼ぶパラ メータを持った、単一磁束量子を情報担体とする情報処理を研究する。安定して情報を保持する状態 から、外部の影響を受けやすい状態までを自在に調整でき、その代わりスイッチングに伴う消費エネ ルギーを広い範囲で動的に調整することのできる情報担体を、「柔らかさ可変の情報担体」と名付け る。論理回路で情報の記憶や演算、伝達を担う情報担体は、極めて高い信頼性、厳密な動作、低誤り 率を提供するのが当然とされているが、近年需要が高まっている機械学習や組合せ最適化などのアプ リケーションにおいては、必ずしも厳密解が求められるわけではない。柔らかさ可変の情報担体はこ のギャップを埋め、不確実だが圧倒的に消費エネルギーの小さな情報保持や演算を可能にする。アプ リケーションに応じて演算結果の誤りを許容し、情報担体の柔らかさを変える、もしくは、柔らかい 情報担体同士の直接作用による演算を利用することで、エネルギー効率に特に優れ、100GHz 級動作 を特徴とするコンピューティング基盤を創出する。新しい概念となる「柔らかさ可変の情報担体」に 基づく回路設計やコンピューティングの学理の探求と、プロセス/回路/アーキテクチャの連携によ るコデザインと最適化を進め、既存の技術に対して 2 桁高いエネルギー効率の向上を達成する。.

デバイスの消耗を活用した動作時限付きシステムアーキテクチャの研究
2019.06～2022.03, 代表者：小野貴継, 九州大学.

My-IoT開発プラットフォームの研究開発
2019.01～2022.03, 国立研究開発法人新エネルギー・産業技術総合開発機構.

組込みシステムに対するサイドチャネル攻撃耐性に関する研究
2019.04～2022.03, 代表者：小野貴継, 九州大学, 日本電信電話株式会社.

ポストムーア時代を支える100ギガヘルツ級時空間超伝導コンピューティング
2019.04～2021.03, 代表者：井上弘士, 九州大学, 日本学術振興会.

戦略的国際共同研究プログラム（SICORP）
2016.10～2022.03, 代表者：岡村耕二, 九州大学, 科学技術振興機構（日本）
IoT 空間は、様々な情報を収集し、それらの情報を高度に解析した結果をフィードバックすることによって、人々の生活を劇的に変化させることができることから第４次産業革命とも呼ばれ、その実用化が世界中で期待されている。IoT空間の実用化の鍵はセキュリティの確保にある。本研究の目的は、IoT空間を安全にするための研究開発を総合的に行い、「安全なIoTサイバー空間の実現」することである。
本研究では、複雑なIoT 機器、ネットワーク、サーバおよび様々な情報で構成される IoT空間のセキュア化を、インド工科大学デリー校の電気・電子技術と九州大学の情報科学技術を融合させ実現する。さらに本研究では、研究開発に留まらず、IoT空間サービスを提供する人間やそのサービスを利用する人間が安全に IoT空間を利用するための訓練や教育を実施する。本研究の教育は、九州大学に設置するセキュアIoT開発のための教育システムを用いて、インド側の学生等の教育を日本人と交流を行いながら実践する。本研究によって IoT空間そのものの実用化と、IoT空間を安全に利用するための人間のリテラシの向上が同時に可能となり、真のIoT時代の到来を加速させることが期待できる。特に、インドでは多くの社会インフラへの ICT による支援が期待されているため、技術と教育をあわせた本研究成果の還元によるインド社会への貢献が大いに期待できる。.

シリコン限界を凌駕する100ギガヘルツ級超電導プロセッサ・アーキテクチャの研究
2016.04～2019.03, 代表者：井上弘士, 九州大学
本研究は，ポスト時代を支えるコンピューティング要素技術として，消費電力5ワット程度かつ動作周波数100ギガヘルツ級の超高性能低消費電力な超伝導プロセッサ・アーキテクチャを世界に先駆けて開発する．また，主要構成部品のチップ試作，ならびに，システムレベル・シミュレーションにより，その有効性ならびに実現可能性を明かにする．計算機工学ならびに超伝導工学のを跨いだ分野横断型研究であり，超伝導素子の利用を前提としたアーキテクチャと回路のコデザインを実施する．これにより，シリコンに変わる新デバイスを利用したプロセッサ構成法を示すとともに，その実現に必要となる超伝導回路設計技術を確立する．.

ポストペタスケールシステムのための電力マネージメントフレームワークの開発
2015.04～2018.03, 代表者：近藤正章, 東京大学
ポストペタスケール高性能計算システムでは，供給電力，あるいは熱設計電力制約の中で，ハードウェア資源を投入し，運用時のピーク消費電力が制約を超えないことを保証する従来の設計思想では，アプリケーションを今後の大規模システムに対してスケールさせることは難しい．そこで，本研究課題では，ピーク消費電力が制約を超過することを積極的に許可し，ハードウェアの電力性能ノブを最適化することで実効電力を制約以下に制御するシステム形態がポストペタスケール高性能計算システムのあるべき姿との認識に立ち，これを前提とするアーキテクチャのコンセプトとする．本研究では電力制約適応型システムにおいて，ハードウェアに搭載された電力性能ノブ制御をアプリケーションの特性および運用状況に合わせて最適化し，アプリケーションの性能とシステム全体の電力効率を向上させることを目指す．.

集積ナノフォトニクスによる超低レイテンシ光演算技術の研究
2015.12～2021.03, 代表者：納富雅也, NTT
本研究では，この問題を根本的に解決するために，ナノフォトニクスの精密制御技術を駆使した新しい光コンピューティング技術を提案し，情報処理分野に破壊的イノベーションを引き起こすことを目指す．光コンピュータ80-90年代に活発に研究されたが，その後CMOSに対する優位性を見いだせずに衰退した技術と位置付けられている．本研究では，当時の光コンピュータ研究に関する分析を踏まえて，今後10-20年先のレイテンシボトルネックを解消するという目的の元に，新しい演算技術を提案する．.

主要原著論文

1.	Koki Ishida, Masamitsu Tanaka, Takatsugu Ono, Koji Inoue, Towards Ultra High-Speed Cryogenic Single-Flux-Quantum Computing, IEICE Transactions on Electronics, Vol.E101-C, No.5, 359-369, 2018.05.
2.	Mihiro Sonoyama, Takatsugu Ono, Osamu Muta, Haruichi Kanaya, Koji Inoue, Wireless Spoofing-Attack PreventionUsing Radio-Propagation Characteristics, IEEE International Conference on Dependable, Autonomic and Secure Computing, 502-510, 2017.11.
3.	石田 浩貴, 田中雅光, 小野 貴継, 井上 弘士, 単一磁束量子回路向けマイクロプロセッサのアーキテクチャ探索, 情報処理学会論文誌, 58, 3, 629-643, 2017.03.
4.	Teruo Tanimoto, 小野 貴継, 井上 弘士, Hiroshi Sasaki, Enhanced Dependence Graph Model for Critical Path Analysis on Modern Out-of-Order Processors, IEEE Computer Architecture Letters, PP, 99, 1-1, 2017.03.
5.	Takatsugu Ono, Yotaro Konishi, Teruo Tanimoto, Noboru Iwamatsu, Takashi Miyoshi, Jun Tanaka, A Flexible Direct Attached Storage for a Data Intensive Application, IEICE Transactions on Information and Systems, E98-D, 12, 2168-2177, 2015.12.
6.	小西 洋太郎, 小野 貴継, 三吉 貴史, ディスクエリアネットワークを用いたオブジェクトストレージの高速なデータ復旧手法, 情報処理学会論文誌コンピューティングシステム(ACS), 6, 4, 38-48, 2013.10.
7.	小野 貴継, 井上 弘士, 村上 和彰, シミュレーション結果の再利用によるキャッシュ・ミス率予測技術, 情報処理学会論文誌, 52, 23, 3172-3183, 2011.12.
8.	Takatsugu Ono, Inoue Koji, Kazuaki Murakami, Kenji Yoshida, Reducing On-Chip DRAM Energy via Data Transfer Size Optimization, IEICE Transactions on Electronics, E92-C, 4, 433-443, 2009.04.
9.	小野 貴継, 井上 弘士, 村上 和彰, メモリアクセスの特徴を活用した高速かつ正確なメモリアーキテクチャ・シミュレーション法, 情報処理学会論文誌コンピューティングシステム(ACS), 48, 13, 303-313, 2007.08.

主要学会発表等

1.	Takatsugu Ono, Yotaro Konishi, Teruo Tanimoto, Noboru Iwamatsu, Takashi Miyoshi, Jun Tanaka, FlexDAS: A Flexible Direct Attached Storage for I/O Intensive Applications, IEEE International Conference on Big Data, 2014.10.
2.	小西 洋太郎, 小野 貴継, 三吉 貴史, ディスクエリアネットワークを用いたオブジェクトストレージの高速なデータ復旧手法, 先進的計算基盤システムシンポジウム SACSIS, 2013.05.
3.	Takatsugu Ono, Inoue Koji, Kazuaki Murakami, Adaptive cache-line size management on 3D integrated microprocessors, 2009 International SoC Design Conference, ISOCC 2009, 2009.12, [URL], The memory bandwidth can dramatically be improved by means of stacking the main memory (DRAM) on processor cores and connecting them by wide on-chip buses composed of through silicon vias (TSVs). The 3D stacking makes it possible to reduce the cache miss penalty because large amount of data can be transferred from the main memory to the cache at a time. If a large cache line size is employed, we can expect the effect of prefetching. However, it might worsen the system performance if programs do not have enough spatial localities of memory references. To solve this problem, we introduce software-controllable variable line-size cache scheme. In this paper, we apply it to an L1 data cache with 3D stacked DRAM organization. In our evaluation, it is observed that our approach reduces the L1 data cache and stacked DRAM energy consumption up to 75%, compared to a conventional cache..

特許出願・取得

所属学会名

学協会役員等への就任

学会大会・会議・シンポジウム等における役割

学会誌・雑誌・著書の編集への参加状況

学術論文等の審査